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2071c89ea0
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增加make testShin_vl的仿真选项,用以支持verilator的仿真;修改测试用例的数据
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2026-02-02 10:46:26 +08:00 |
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Ruige Lee (WSL)
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21bc57e9a7
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优化信号线命名negedge_sck
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2025-10-01 08:41:43 +08:00 |
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1716ae1e04
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增加cdr的配置选项，可以让cdr正常工作
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2025-09-22 17:52:39 +08:00 |
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d611a1644b
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修改Makefile的模拟策略
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2025-09-22 15:43:14 +08:00 |
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bffe4fcab1
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makefile被覆盖,提交新的makefile
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2025-09-15 16:58:34 +08:00 |
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RuigeLee
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958987ff6d
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参数化cdrInSample，支持4相位
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2025-09-11 18:57:58 +08:00 |
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RuigeLee
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2c2898ae05
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简化sbt工程结构，删除多余makefile选项
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2025-09-11 14:30:58 +08:00 |
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58b65da129
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增加8b10b的测试用例，并与4b5b共享测试用例
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2025-09-09 01:21:02 +08:00 |
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fa1327aa5f
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修改测试用例数据,回归通过
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2025-09-08 18:25:05 +08:00 |
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9c43daf51e
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为多相位模拟增加命令行,增加8b10b切换的测试
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2025-09-08 16:47:30 +08:00 |
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8a7e4981fb
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将vcs仿真流程修正得更好
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2025-09-07 00:10:57 +08:00 |
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9b5848e1d7
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将波形输出改为fst格式
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2025-09-06 17:50:17 +08:00 |
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65322ba838
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保存合并后的测试解决方案,尚未完全验证
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2025-09-06 16:10:49 +08:00 |
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RuigeLee
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d5523eaa46
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Merge branch 'feature/clk3_shift_allow' into mp_eb_dev
# Conflicts:
# src/main/scala/backBoard/ebus/CDRIn.scala
# tb/shinTest/ShinTopSpiTb.v
# tb/shinTest/gen_pkt.py
# tb/shinTest/testcase/base.py
# tb/shinTest/testcase/environment.py
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2025-09-05 16:01:52 +08:00 |
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Ruige Lee
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a21d6eaf54
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确认波形
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2025-09-02 11:10:05 +08:00 |
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Ruige Lee
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bbfc0322e9
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增加CDR仿真例程
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2025-08-28 20:03:42 +08:00 |
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1fe1959f8c
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增加新的测试用例,测试sync寄存器组的时间读取,以免发生进位错误
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2025-08-26 17:35:46 +08:00 |
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bd336313c6
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增加测试串行线路采样数据的代码, 可以回答晶体容限\漂移\滤波器效果等问题
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2025-08-19 09:10:43 +08:00 |
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f6ea9410ad
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修改测试用例，采用自动化程序判别寄存器是否正确，尚未全部完成
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2025-07-28 22:41:02 +08:00 |
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5eaa415d38
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合并bug50_51的改进成功,广播读写\单读写测试用例正常工作
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2025-06-03 15:24:42 +08:00 |
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95d45b4ed4
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增加了生成包的工具，采用include包含发送包的初始化，尚未做严谨的测试
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2025-05-20 01:12:03 +08:00 |
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Ruige Lee
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afa1b9864f
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执行第一个task块
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2025-05-12 15:41:11 +08:00 |
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Ruige Lee
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7b63b07408
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现场基本恢复
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2025-04-25 17:00:51 +08:00 |
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Ruige Lee
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4552cc05db
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转发功能已经调通
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2025-04-14 16:43:10 +08:00 |
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Ruige Lee
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00a7b0fe6e
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基本功能单元编译通过，开始搭建测试环境校对流水线
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2025-04-11 17:57:47 +08:00 |
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Ruige Lee
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0612a99da2
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高云FPGA：dout新检测特性；删除退役的版本
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2025-03-12 17:36:10 +08:00 |
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be7adef4aa
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合并bacon_dev分支的修改:1.协议基本运转;2.增加make debug_hlm
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2025-02-27 12:56:53 +08:00 |
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a9f741deca
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将mstStartup和slvStartup代码合二为一；增加mtime的驱动代码
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2025-02-13 22:46:21 +08:00 |
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d87c2dacf0
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分别采用中断、查询方式优化转发时间，上传备份代码，通过控制Makefile脚本里的APP_MARCH、MABI的rv32i和rv32e来控制C语言和asm优化
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2025-02-12 15:58:50 +08:00 |
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9291c6eba5
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增加反汇编里的源代码，便于与C语言对应
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2025-02-11 17:34:35 +08:00 |
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2b4782ff4f
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削减代码，貌似解决了1个节点下的RX、TX发送连续的问题
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2025-02-11 15:23:09 +08:00 |
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0dc8c40076
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增加plic文件，测试仿真
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2025-02-10 23:59:35 +08:00 |
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38978594c2
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增加长度接收的限定代码，似乎运行正常了
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2025-02-10 15:29:53 +08:00 |
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4d853a29d7
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增加了一个c语言查询版本的代码，便于沟通调试；如果编译C语言版本,Makefile中控制系统都采用rv32i的march编译即可。
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2025-02-10 14:39:05 +08:00 |
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Ruige Lee
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94acbfae03
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对FSMC的外部IO仿真接线
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2025-02-10 11:17:39 +08:00 |
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6e72db048a
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主站的代码使用最新的策略进行工作，可以编译，仿真有错误，尚未验证
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2025-02-09 01:17:17 +08:00 |
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8713ee0532
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尚不明原因的造成了cpu的CoreID初始化错乱，导致了日志文件不能正常分离；简单粗暴地删除一个不想要的初始化语句，用以解决CoreID的错乱问题
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2025-02-07 12:58:41 +08:00 |
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e9f0653de5
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增加代码，修正代码中的定义错误；测试cdr的CRC相关部分，尚未测试完全；代码正常运行
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2025-02-03 23:49:50 +08:00 |
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6b6258ffa9
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增加代码，将从站代码也改成RV32E和RV32I混合编程的版本
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2025-02-03 14:56:04 +08:00 |
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8b7dd6d9ff
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增加注释；增加Makefile脚本，用于生成独立的cpu0~cpu3的仿真日志文件
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2025-02-03 10:10:40 +08:00 |
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ab506a0e37
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增加测试代码，让整个主站的代码工作在RV32E的编译选项下，仅中断代码工作在RV32I的编译选项下，可以优化中断的速度。代码仅做备份，中断部分执行不正常
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2025-02-03 07:51:54 +08:00 |
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1ae3a395d8
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增加代码，将主站的中断优化，只使用了4个寄存器用于中断的处理，缩减了处理的时间。通过对比优化前代码波形和优化后代码波形，代码应该是正确的
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2025-02-02 20:19:19 +08:00 |
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37d09ad33f
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修正Makefile下在linux下编译问题，增加了对gcc版本的判断，添加-rv32izicsr的开关
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2025-01-31 23:33:43 +08:00 |
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Ruige Lee (WSL)
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e54ddab4e2
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写完软件需要加gpio
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2025-01-16 16:34:48 +08:00 |
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Ruige Lee
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f63e3a831b
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处理中断服务
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2025-01-15 17:58:12 +08:00 |
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RuigeLee
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8236d45154
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无法初始化sram
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2025-01-15 15:44:29 +08:00 |
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Ruige Lee (WSL)
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fef7acb54a
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成功加载软件
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2025-01-11 14:50:27 +08:00 |
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Ruige Lee
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05162537b6
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搭建仿真环境
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2025-01-10 17:14:49 +08:00 |
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RuigeLee
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6584c171d5
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重新定向RV编译
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2025-01-08 09:45:45 +08:00 |
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RuigeLee
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a1e389ecdc
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汇编重写从站代码
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2024-11-15 14:35:39 +08:00 |
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