RuigeLee
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b13a3b8aad
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重新排地址空间，不要高地址
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2024-10-31 18:02:29 +08:00 |
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RuigeLee
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46882b6b4d
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缩减后面积已经满足要求，时序违例，主要集中在alu和访存接口
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2024-10-31 17:38:12 +08:00 |
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RuigeLee
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20a52f2506
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分时复用一个CDR
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2024-10-31 15:12:32 +08:00 |
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RuigeLee
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82d99c4000
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综合尝试，需要面积优化
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2024-10-30 18:05:41 +08:00 |
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RuigeLee
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430bb94381
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下行转发测试通过，差一个last设备启动上行
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2024-10-30 17:11:59 +08:00 |
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RuigeLee
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498fa92a80
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卡总线 发送正确
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2024-10-30 10:24:22 +08:00 |
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RuigeLee
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9058337ffe
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大小端对换，主站已经发出初始化包
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2024-10-29 18:11:50 +08:00 |
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RuigeLee
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332fcf010d
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主从联合仿真开始
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2024-10-29 17:32:17 +08:00 |
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RuigeLee
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8068a31e77
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加挂gpio编译
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2024-10-29 10:43:48 +08:00 |
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RuigeLee
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7bcd0aaca0
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启用中断，开始调中断软件
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2024-10-28 18:01:25 +08:00 |
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RuigeLee
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ce18e90304
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中断接入
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2024-10-28 15:51:31 +08:00 |
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RuigeLee
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0ce1a08586
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tlast以fifo为空判定，而不是txlen
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2024-10-28 10:37:57 +08:00 |
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RuigeLee
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d8361401b5
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优化core的tl接口，两拍握手，指令速度从5拍一条指令变为4拍一条指令
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2024-10-28 10:37:08 +08:00 |
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RuigeLee
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78d54d2083
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编译通过 仿真启动 请知悉 改处理器没有csr
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2024-10-25 17:46:21 +08:00 |
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RuigeLee
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a751d34247
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代码堆完，开始编译
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2024-10-25 14:37:08 +08:00 |
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RuigeLee
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d1ce60daaf
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成功插入黑盒
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2024-10-25 10:51:36 +08:00 |
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RuigeLee
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c2184795f2
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cdr 转axi
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2024-10-24 18:03:25 +08:00 |
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RuigeLee
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c6099dba70
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Mst调试用屏蔽FSMC
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2024-10-24 10:02:24 +08:00 |
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RuigeLee
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5d5fce6747
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带布局布线策略可以通过时序
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2024-10-23 11:41:24 +08:00 |
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RuigeLee
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77a43b438b
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时序优化
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2024-10-22 17:51:15 +08:00 |
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RuigeLee
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3c965678c8
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优化时序，提前打拍
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2024-10-22 17:30:30 +08:00 |
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RuigeLee
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69dcac95ff
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使用断言保证正确性，优化时序
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2024-10-22 17:30:03 +08:00 |
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RuigeLee
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d7ed382897
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转发fifo改名
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2024-10-22 17:12:35 +08:00 |
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RuigeLee
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f9d796b067
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插入一个buf打断时序
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2024-10-22 17:11:56 +08:00 |
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RuigeLee
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9cc388265c
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削减下行部分计数减法器
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2024-10-22 17:10:30 +08:00 |
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RuigeLee
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e0ca51875e
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时序优化，计数从1开始计，从而避免一个减法器
提前获取接收包长，提升最高频率
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2024-10-22 16:12:24 +08:00 |
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RuigeLee
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55d1e6e8e7
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bug上行测试完成
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2024-10-22 12:01:37 +08:00 |
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RuigeLee
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8950af8a47
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下行已完成
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2024-10-17 18:32:11 +08:00 |
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RuigeLee
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7e99cf4489
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1SRAM加入仿真随机初始化；2CDR物理层重新对齐包头 3复制粘贴变量错误
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2024-10-17 15:32:16 +08:00 |
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RuigeLee
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d449980b5b
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物理层和链路层的包头一起合并处理
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2024-10-17 11:54:02 +08:00 |
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RuigeLee
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ab0fab00fa
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物理层和链路层各自有header，需要打包两次
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2024-10-17 11:43:16 +08:00 |
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RuigeLee
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84b978cbc9
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length扩充为12bits， 取头位宽错误修复
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2024-10-16 17:31:53 +08:00 |
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RuigeLee
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0dc046bffe
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仿真开始
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2024-10-16 16:17:52 +08:00 |
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RuigeLee
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55f016d866
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编译通过。准备测试
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2024-10-16 10:49:06 +08:00 |
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RuigeLee
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a44cae1ec3
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语法清理1
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2024-10-15 17:45:42 +08:00 |
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RuigeLee
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f74cc355d4
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从站初始化逻辑写完，准备编译开始第一轮测试
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2024-10-15 17:37:53 +08:00 |
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RuigeLee
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96234875b0
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从站下行写完
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2024-10-14 17:45:39 +08:00 |
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RuigeLee
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8f9aa2d17c
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从站下行的部分逻辑
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2024-10-12 17:29:58 +08:00 |
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RuigeLee
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c605fd4efe
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shin主站逻辑代码写完，没编译
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2024-10-10 17:41:49 +08:00 |
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RuigeLee
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a6068fbda0
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新主站发送逻辑
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2024-10-09 17:37:15 +08:00 |
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RuigeLee
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58aecc043f
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led在PR为3时常亮
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2024-09-26 10:38:50 +08:00 |
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RuigeLee
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753586a65e
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正确锁住，丢包率大
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2024-09-23 17:52:59 +08:00 |
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RuigeLee
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10b2e4c78f
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Revert "最后几个比特锁不住"
This reverts commit 97211f0962.
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2024-09-23 17:40:35 +08:00 |
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RuigeLee
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97211f0962
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最后几个比特锁不住
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2024-09-23 17:40:23 +08:00 |
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RuigeLee
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833ad07525
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采样头对齐问题，对齐哪个55和D5
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2024-09-23 17:23:34 +08:00 |
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RuigeLee
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6750593b48
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发送改用标志头锁时钟通道方案
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2024-09-23 16:44:44 +08:00 |
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RuigeLee
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3c357b54e0
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4倍频采3次
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2024-09-20 14:55:43 +08:00 |
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RuigeLee
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1368e9037d
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CDR基本测试通过
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2024-09-19 15:23:38 +08:00 |
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RuigeLee
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57c81d5cac
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CDRin编译通过
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2024-09-12 17:48:50 +08:00 |
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RuigeLee
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ba6099608c
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CDR发送测试完成
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2024-09-11 17:21:14 +08:00 |
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