Ruige Lee
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031cffab24
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测试读写
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2025-04-30 15:15:09 +08:00 |
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Ruige Lee
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65c5aba8ce
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完成探针和索引
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2025-04-29 17:48:57 +08:00 |
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Ruige Lee
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b0ecbcc983
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从站默认自己最后一个设备，闭合上行回路
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2025-04-29 16:02:01 +08:00 |
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Ruige Lee
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a93c767240
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临时增加一个fifo以适配axis，下行索引初始化通过
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2025-04-29 11:59:00 +08:00 |
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Ruige Lee
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8ec52716a0
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带主机联调，slv1还没更新索引
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2025-04-28 18:01:16 +08:00 |
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Ruige Lee
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84cbe46dfa
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集合master 和slave 测试恢复
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2025-04-27 16:56:35 +08:00 |
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Ruige Lee
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4f8ee9466c
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临时切换
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2025-04-27 14:56:07 +08:00 |
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Ruige Lee
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7b63b07408
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现场基本恢复
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2025-04-25 17:00:51 +08:00 |
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Ruige Lee
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dc67286e23
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从站编译完成
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2025-04-24 17:31:44 +08:00 |
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Ruige Lee
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4013e19eda
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准备编译
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2025-04-24 16:18:33 +08:00 |
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Ruige Lee
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a555302c71
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SM sram化改造，探针改造，写接口
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2025-04-23 17:57:38 +08:00 |
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Ruige Lee
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7afd4a1249
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同步和probe写完
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2025-04-22 17:32:05 +08:00 |
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Ruige Lee
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58eb3c0aed
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处理顺序索引和同步
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2025-04-21 18:48:29 +08:00 |
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Ruige Lee
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3277e76e19
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接收SRAM指向SM单元
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2025-04-17 15:16:42 +08:00 |
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Ruige Lee
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19a23c9b16
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2k fifo抽出到顶层
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2025-04-17 10:55:00 +08:00 |
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Ruige Lee
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4962e217dd
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SM模块，即用4空位fifo控制的2KB fifo
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2025-04-16 16:50:36 +08:00 |
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Ruige Lee
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9cd2e7732b
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主站行为仅为axis到sram
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2025-04-16 16:49:42 +08:00 |
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Ruige Lee
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80739a1feb
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上行转发写入正确
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2025-04-14 17:53:04 +08:00 |
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Ruige Lee
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95b7f7b476
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下行写测试通过
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2025-04-14 17:24:53 +08:00 |
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Ruige Lee
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4552cc05db
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转发功能已经调通
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2025-04-14 16:43:10 +08:00 |
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Ruige Lee
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00a7b0fe6e
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基本功能单元编译通过，开始搭建测试环境校对流水线
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2025-04-11 17:57:47 +08:00 |
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Ruige Lee
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dabfc86983
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发送单元 接收单元代码收尾
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2025-04-09 17:29:57 +08:00 |
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Ruige Lee
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d7b04710ae
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框架开始收尾，协调流水线
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2025-04-08 17:29:45 +08:00 |
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Ruige Lee
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e34338753a
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从站收发框架已成
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2025-04-07 17:39:44 +08:00 |
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Ruige Lee
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703ad172b8
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下行报文载入寄存器
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2025-04-05 09:27:15 +08:00 |
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Ruige Lee
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5bc63aaee2
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建立从站状态机
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2025-04-03 17:49:33 +08:00 |
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Ruige Lee
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658d0d1ea2
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展开文件结构
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2025-04-02 16:40:25 +08:00 |
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Ruige Lee
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6c6cce1222
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CDRIn采样率改为8x，允许参数化
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2025-04-02 15:44:32 +08:00 |
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Ruige Lee
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eec4d5c18a
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高云FPGA：dout输出反相
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2025-03-18 15:46:16 +08:00 |
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Ruige Lee
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3c63a7accc
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高云FPGA：从站增加0.5s看门狗
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2025-03-17 17:32:25 +08:00 |
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Ruige Lee
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a0799ae62f
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高云FPGA:din16默认滤波参数修改
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2025-03-12 18:06:05 +08:00 |
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Ruige Lee
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0612a99da2
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高云FPGA：dout新检测特性；删除退役的版本
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2025-03-12 17:36:10 +08:00 |
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Ruige Lee
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1da2747d44
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开放第15页2~9地址
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2025-03-11 10:19:24 +08:00 |
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Ruige Lee
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bcb1c8e8f3
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修改指令编号
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2025-03-04 14:45:31 +08:00 |
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Ruige Lee
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46cbd6edec
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rxFifo bypass to txFifo
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2025-03-04 12:01:47 +08:00 |
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Ruige Lee
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1c7eb4ce47
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使用未使用4b/5b编码作为preamble
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2025-03-04 10:58:59 +08:00 |
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Ruige Lee
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7f123244be
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高云FPGA：SR寄存器高3bits开放使用
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2025-02-28 10:52:07 +08:00 |
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Ruige Lee
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9937485831
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bug修复：定义CDR清中断和中断到来同时发生的行为
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2025-02-27 17:27:15 +08:00 |
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Ruige Lee
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b167d3affa
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高云FPGA：SPI发送前2byte代码规范化修复
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2025-02-26 17:27:16 +08:00 |
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Ruige Lee
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9a30c44250
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高云FPGA模块：允许SPI搬运前两byte，有隐患否？
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2025-02-26 15:40:18 +08:00 |
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Ruige Lee
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ea6ea66040
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文件结构调整
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2025-02-26 15:36:57 +08:00 |
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Ruige Lee
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598982cc95
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加入中断寄存器，加入两个32bits寄存器
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2025-02-20 19:04:30 +08:00 |
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Ruige Lee (WSL)
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522d7c19c6
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try RoCC
hack 入，但io如何扇出到顶层？
Revert "hack 入，但io如何扇出到顶层？"
This reverts commit 04dd4dff462b8986d18d13ee7c6b3f17caad247c.
Revert "Revert "hack 入，但io如何扇出到顶层？""
This reverts commit a2fadc0e5524cd292ed245f1fbb5f4a688d95a1d.
CDRIN成功扇出
Rocc仿真环境
扇出RoCC请求返回的FIFO
Revert "扇出RoCC请求返回的FIFO"
This reverts commit c52777091403d300f19935df7b6de3d62c57430b.
RoCC请求返回FIFO使用FLOW模式
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2025-02-20 15:29:04 +08:00 |
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Ruige Lee
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6eaaebafcc
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fifo空间剩余
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2025-02-12 16:50:07 +08:00 |
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Ruige Lee
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d7effd7543
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修正tl2cdr status寄存器访问错误
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2025-02-11 17:32:08 +08:00 |
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Ruige Lee
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ecff635e83
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删除CDR中的硬件CDR
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2025-02-11 15:17:02 +08:00 |
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Ruige Lee
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94acbfae03
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对FSMC的外部IO仿真接线
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2025-02-10 11:17:39 +08:00 |
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fd74e07123
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暂时屏蔽了fsmc两个诊断宏，便于调试；增加汇编代码，已经看到Tx0作为下行输出的波形了
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2025-02-09 20:08:14 +08:00 |
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Ruige Lee
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55675b93c9
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txfinish转换为txfinish，同频模式有效
加入发送接收中断
cdr模块例化代码规范化
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2025-02-08 16:28:42 +08:00 |
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Ruige Lee
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1b4243b14d
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FSMC模块
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2025-02-08 15:46:49 +08:00 |
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