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Merge branch 'mp_eb_dev_多采样全表决' into mp_eb_dev * mp_eb_dev_多采样全表决: 调整解锁条件为10个连续0 增加一个锁定可以暂时解决发送失败问题 滤波 表决 鉴相同时存在 enhance 要求先跨时钟，再进行后续表决 Revert "16相位改8相位" 16相位改8相位 bug: 16相位补充相 欠了一相 Revert "改6相位，从一个pll出，测试" Revert "尝试3相位" 尝试3相位 改6相位，从一个pll出，测试 拉出测试IO Revert "4多相位效果明显更好" 4多相位效果明显更好 16相位操作还是卡 # Conflicts: # src/main/scala/backBoard/ebus/CDRIn.scala
背板总线
用户接口
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数据地址线 AD 16比特位宽
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地址锁存 ADVn 负逻辑
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读使能 RDn 负逻辑
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写使能 WRn 负逻辑
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片选 CSn 负逻辑
使用要求：地址锁存时ADV保持高至少30ns， 写入时CS,WR保持高至少30ns，读出时CS,RD保持高至少30ns方可读取数据线上数据
内存空间映射
- 总线上最多允许挂载64个从站，每个从站有8bits32个下行寄存器（只写），8bits32个上行寄存器（只读）
- 当地址线第11比特(AD[10])为低时，FSMC访问（只读或者只写）从站镜像寄存器（以8比特形式组织），
- 通过16比特写用户接口 0x00 ~ 0x1F, 可以将数据同步写入到从站0的16个下行寄存器（只写）中，后续从站地址按序分配
- 通过16比特读用户接口 0x00 ~ 0x1F, 可以将数据同步写入到从站0的16个上行寄存器（只读）中，后续从站地址按序分配
- 当地址线第11比特(AD[10])为高时，FSMC通过地址9到0比特访问（可读可写）主站寄存器全部定义为16比特
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0x00 控制状态，
- statusCDRErr: 第4比特，表示LVDS总线发生CDR解析错误，写1清零
- statusCRCErr: 第3比特，表示LVDS总线发生传输CRC错误，写1清零
- statusLinkErr: 第2比特，表示LVDS总线发生从站掉线，写1清零
- statusSynch: 第1比特，表示LVDS总线各个从站已经同步，初始化完成时且ctrlSynch为高自动置高，手动将ctrlInit置高时自动置低
- statusInit: 第0比特，表示LVDS总线已经初始化，初始化完成时自动置高，手动将ctrlInit置高时自动置低
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0x01 操作寄存器
- ctrlTransmit: 第5比特，手动写入1将触发LVDS总线传输，传输完成将自动清零
- ctrlSynch: 第1比特，手动写入1表示初始化的同时同步所有从站
- ctrlInit: 第0比特，手动写入1将触发LVDS总线初始化，初始化完成将自动清零
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0x02 配置从栈数量（减一）: 从站数量当前无法手动配置，初始化过程中将自动检测在线从站数量，并以该数量进行初始化，从站数量将自动写入该寄存器
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0x03 离线位置: 当发生从站掉线，该寄存器可读出掉线从站编号
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