ruige/eb001
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cb30c29e07b44249b1e9010f7c25d3d5f57aa004
Commit Graph

271 Commits

Author SHA1 Message Date
Ruige Lee
dabfc86983 发送单元 接收单元代码收尾 2025-04-09 17:29:57 +08:00
Ruige Lee
d7b04710ae 框架开始收尾，协调流水线 2025-04-08 17:29:45 +08:00
Ruige Lee
e34338753a 从站收发框架已成 2025-04-07 17:39:44 +08:00
Ruige Lee
703ad172b8 下行报文载入寄存器 2025-04-05 09:27:15 +08:00
Ruige Lee
5bc63aaee2 建立从站状态机 2025-04-03 17:49:33 +08:00
Ruige Lee
658d0d1ea2 展开文件结构 2025-04-02 16:40:25 +08:00
Ruige Lee
6c6cce1222 CDRIn采样率改为8x，允许参数化 2025-04-02 15:44:32 +08:00
Ruige Lee
eec4d5c18a 高云FPGA：dout输出反相 2025-03-18 15:46:16 +08:00
Ruige Lee
3c63a7accc 高云FPGA：从站增加0.5s看门狗 2025-03-17 17:32:25 +08:00
Ruige Lee
a0799ae62f 高云FPGA:din16默认滤波参数修改 2025-03-12 18:06:05 +08:00
Ruige Lee
0612a99da2 高云FPGA：dout新检测特性；删除退役的版本 2025-03-12 17:36:10 +08:00
Ruige Lee
1da2747d44 开放第15页2~9地址 2025-03-11 10:19:24 +08:00
Ruige Lee
bcb1c8e8f3 修改指令编号 2025-03-04 14:45:31 +08:00
Ruige Lee
46cbd6edec rxFifo bypass to txFifo 2025-03-04 12:01:47 +08:00
Ruige Lee
1c7eb4ce47 使用未使用4b/5b编码作为preamble 2025-03-04 10:58:59 +08:00
Ruige Lee
7f123244be 高云FPGA：SR寄存器高3bits开放使用 2025-02-28 10:52:07 +08:00
Ruige Lee
9937485831 bug修复：定义CDR清中断和中断到来同时发生的行为 2025-02-27 17:27:15 +08:00
Ruige Lee
b167d3affa 高云FPGA：SPI发送前2byte代码规范化修复 2025-02-26 17:27:16 +08:00
Ruige Lee
9a30c44250 高云FPGA模块：允许SPI搬运前两byte，有隐患否？ 2025-02-26 15:40:18 +08:00
Ruige Lee
ea6ea66040 文件结构调整 2025-02-26 15:36:57 +08:00
Ruige Lee
598982cc95 加入中断寄存器，加入两个32bits寄存器 2025-02-20 19:04:30 +08:00
Ruige Lee (WSL)
522d7c19c6 try RoCC 
hack 入，但io如何扇出到顶层？

Revert "hack 入，但io如何扇出到顶层？"

This reverts commit 04dd4dff462b8986d18d13ee7c6b3f17caad247c.

Revert "Revert "hack 入，但io如何扇出到顶层？""

This reverts commit a2fadc0e5524cd292ed245f1fbb5f4a688d95a1d.

CDRIN成功扇出

Rocc仿真环境

扇出RoCC请求返回的FIFO

Revert "扇出RoCC请求返回的FIFO"

This reverts commit c52777091403d300f19935df7b6de3d62c57430b.

RoCC请求返回FIFO使用FLOW模式
 2025-02-20 15:29:04 +08:00
Ruige Lee
6eaaebafcc fifo空间剩余 2025-02-12 16:50:07 +08:00
Ruige Lee
d7effd7543 修正tl2cdr status寄存器访问错误 2025-02-11 17:32:08 +08:00
Ruige Lee
ecff635e83 删除CDR中的硬件CDR 2025-02-11 15:17:02 +08:00
Ruige Lee
94acbfae03 对FSMC的外部IO仿真接线 2025-02-10 11:17:39 +08:00
bacon
fd74e07123 暂时屏蔽了fsmc两个诊断宏，便于调试；增加汇编代码，已经看到Tx0作为下行输出的波形了 2025-02-09 20:08:14 +08:00
Ruige Lee
55675b93c9 txfinish转换为txfinish，同频模式有效 
加入发送接收中断
cdr模块例化代码规范化
 2025-02-08 16:28:42 +08:00
Ruige Lee
1b4243b14d FSMC模块 2025-02-08 15:46:49 +08:00
Ruige Lee
a00223ef8f 4个CDR上下行分离 2025-02-05 18:06:52 +08:00
Ruige Lee
313b7cc11b 增加CDR的约束定时器 2025-01-27 22:26:26 +08:00
Ruige Lee
b75e724948 加入外置CRC32_32 2025-01-24 16:01:10 +08:00
Ruige Lee (WSL)
33f2160365 修复错误位宽，加入islast 2025-01-17 16:21:46 +08:00
Ruige Lee (WSL)
bf0e345cc9 tl2cdr增加附带io 2025-01-16 17:57:44 +08:00
Ruige Lee
981b492a8b 接入TL2CDR 2025-01-10 15:25:10 +08:00
Ruige Lee (WSL)
134440812b compile without tl2cdr 2025-01-09 19:10:07 +08:00
RuigeLee
1ea6ef2596 TL2CDR 2025-01-09 17:39:06 +08:00
RuigeLee
404c973671 使用4b/5b加跳变时钟选择法升级CDR 2025-01-09 17:21:10 +08:00
RuigeLee
780b3b00e7 DC改电平触发加打拍同步 2024-12-19 21:11:35 +08:00
RuigeLee
77365c59d9 让spi上行写入sram的数据保持稳定 2024-12-03 15:11:07 +08:00
RuigeLee
394854cdce 回去调spi模块，临时提交，后续需要审查 2024-12-02 15:00:03 +08:00
RuigeLee
2750a8e2f7 规范跨时钟保护，有效果 2024-11-12 17:52:36 +08:00
RuigeLee
392ebf902c 优先级mux引入了额外的一拍数据 2024-11-12 15:55:20 +08:00
RuigeLee
5d6151b2ac 清理代码 2024-11-05 11:13:36 +08:00
RuigeLee
b1c71b67a0 切换大块SRAM 2024-11-04 17:38:51 +08:00
RuigeLee
7754f6b64e 主站加入定时器，fifo被迫加大 2024-11-04 17:11:16 +08:00
RuigeLee
df175dc099 总线mux的bug修复 2024-11-04 16:47:01 +08:00
RuigeLee
4a219df882 删除发送错误标志，主站软件改C代码 2024-11-04 16:07:06 +08:00
RuigeLee
9fa54072f4 bug payload 12bits 
总线握手条件
 2024-11-04 14:39:26 +08:00
RuigeLee
983f9e771d debug开始，cdrin优化后payloadlen加载错误 2024-11-01 18:09:16 +08:00