使用测试IO上跳沿替代写有效的ctrlTransmit 写入，效果很好，可以认为，当前有问题的是寄存器写入

src/main/verilog/backBoardMstTop.v

@@ -20,7 +20,8 @@ module master_top(
   input         io_FSMC_wrn,
   input         io_FSMC_advn,
 
-  output        interrupt
+  output        interrupt,
+  input testIO
 );
 
 wire [15:0] io_FSMC_ADIn;
@@ -154,7 +155,8 @@ BackBoardMst i_BackBoardMst(
     .io_lvds_down_dout(lvds_down_dout),
     .io_lvds_up_din(lvds_up_din),
 
-    .io_interrupt(interrupt)
+    .io_interrupt(interrupt),
+    .io_testIO(testIO)
 );