RuigeLee ff7aba38ad 拆分CDRIn为采样部分和axis部分；调整层次结构，仅将cdrInSample放在顶层；放置3组CDRInSample，使用寄存器选择

2025-09-06 11:07:41 +08:00

..

Axis8toN.scala.bk

新主站发送逻辑

2024-10-09 17:37:15 +08:00

AxisNto8.scala.bk

新主站发送逻辑

2024-10-09 17:37:15 +08:00

b4b5.scala

4b5b 8b10b接线完成

2025-09-05 12:55:32 +08:00

b8b10.scala

8B10B正负相写反

2025-09-05 15:39:17 +08:00

BackBoardMst.scala.bk

Revert "重开ebus项目"

2024-09-10 16:36:30 +08:00

BackBoardSlv.scala.bk

Revert "重开ebus项目"

2024-09-10 16:36:30 +08:00

CDR4MultiIn.scala.bk

Revert "重开ebus项目"

2024-09-10 16:36:30 +08:00

CDRIn.scala

拆分CDRIn为采样部分和axis部分；调整层次结构，仅将cdrInSample放在顶层；放置3组CDRInSample，使用寄存器选择

2025-09-06 11:07:41 +08:00

CDROut.scala

4b5b 8b10b接线完成

2025-09-05 12:55:32 +08:00

CDROutBus.scala.bk

Revert "重开ebus项目"

2024-09-10 16:36:30 +08:00

crc32.scala

改异步复位，增加flush接口，删除其他工程代码以编译通过

2025-08-25 19:16:27 +08:00

Encryptor.scala

所有寄存器均复位

2025-09-02 16:22:27 +08:00

RoCC2CDR.scala.bk

改异步复位，增加flush接口，删除其他工程代码以编译通过

2025-08-25 19:16:27 +08:00

SpiSlv.scala.bk

Revert "重开ebus项目"

2024-09-10 16:36:30 +08:00

TL2CDR.scala.bk

改异步复位，增加flush接口，删除其他工程代码以编译通过

2025-08-25 19:16:27 +08:00