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cb0423e5ed
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增加用例的注释
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2025-09-17 22:00:44 +08:00 |
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db799c5622
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增加代码，测试0xa的命令，方向正确，需要综合到FPGA平台上进一步测试。
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2025-09-17 21:55:53 +08:00 |
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aa28113c07
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增加0xa协议子报文的测试,因为与时间相关,测试范围还较窄,目前仅仅是冒烟测试,貌似是过关的.
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2025-09-17 14:40:15 +08:00 |
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c9ece457e9
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增加sim cdr clk的生成python文件,支持在Makefile中动态生成相位和时钟偏差
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2025-09-15 09:09:35 +08:00 |
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RuigeLee
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958987ff6d
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参数化cdrInSample，支持4相位
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2025-09-11 18:57:58 +08:00 |
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de0f5223c4
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增加新的测试用例以及相关的对比数据
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2025-09-11 11:59:17 +08:00 |
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497c248507
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增加新的寄存器测试用例
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2025-09-11 10:36:30 +08:00 |
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139035e79e
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增加新的测试用例；错误恢复，增加对主站的对应的SM复位操作
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2025-09-10 23:42:04 +08:00 |
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47897f321b
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修正测试用例
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2025-09-10 00:53:55 +08:00 |
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58b65da129
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增加8b10b的测试用例，并与4b5b共享测试用例
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2025-09-09 01:21:02 +08:00 |
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b51b56688a
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调整异频异相时钟的测试参数
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2025-09-08 23:41:59 +08:00 |
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cc51f206de
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修正clk仿真的代码，可以通过测试
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2025-09-08 23:17:29 +08:00 |
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Ruige
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2b1f01274b
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Merge branch 'mp_eb_dev' of github.com:whutddk/RISCV-MAC-SWICH into mp_eb_dev
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2025-09-08 21:50:15 +08:00 |
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RuigeLee
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a6a546a0f9
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完成对4b5b，8b10b的覆盖测试
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2025-09-08 21:49:56 +08:00 |
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73b773e286
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对顶层文件中的错误修改,使得仿真可以正常运行
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2025-09-08 18:51:41 +08:00 |
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fa1327aa5f
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修改测试用例数据,回归通过
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2025-09-08 18:25:05 +08:00 |
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31b362b291
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增加8b10b打开关闭的开关
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2025-09-08 18:25:05 +08:00 |
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Ruige
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43b70e674c
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Merge branch 'mp_eb_dev' of github.com:whutddk/RISCV-MAC-SWICH into mp_eb_dev
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2025-09-08 17:10:09 +08:00 |
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RuigeLee
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1d5a257b58
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Merge branch 'mp_eb_dev' into feature/syncSpi
# Conflicts:
# src/main/scala/backBoard/shin/SpiInterface.scala
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2025-09-08 17:07:10 +08:00 |
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9c43daf51e
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为多相位模拟增加命令行,增加8b10b切换的测试
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2025-09-08 16:47:30 +08:00 |
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a63e14e6f6
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增加代码,1.仿真了最多202个从站,功能正常;2.测试了读写\广播等操作
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2025-09-08 13:12:18 +08:00 |
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41d4805841
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备份代码，几个问题：1.打印消息超过63个设备后，设备号正确，但是从0开始；2.128个设备的话，末尾的2个设备不正确，不知道为什么
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2025-09-08 01:23:14 +08:00 |
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7d7f92e2fe
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增加测试用例的结果，修正部分测试用例
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2025-09-07 23:15:13 +08:00 |
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a410c7ba67
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增加错误的比对,虽然不能完全意料结果,但是可以作为补充,节省精力
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2025-09-07 18:44:53 +08:00 |
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1958f196f5
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修改测试方案
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2025-09-07 07:37:34 +08:00 |
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3678b24318
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比较文件中增加单行x忽略比较
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2025-09-07 00:52:17 +08:00 |
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806b27474f
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按照最新得提交，已经仿真成功
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2025-09-07 00:42:46 +08:00 |
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8a7e4981fb
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将vcs仿真流程修正得更好
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2025-09-07 00:10:57 +08:00 |
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0b0a42afb0
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使用vcs编译通过,还有一些琐细的问题要解决
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2025-09-06 20:25:56 +08:00 |
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ed128f8ca3
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增加vcs下仿真文件，尚未调试通过，仅备份
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2025-09-06 20:03:45 +08:00 |
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0f33da4085
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更新测试数据
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2025-09-06 19:07:10 +08:00 |
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0b88e669a3
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增加异频异相时钟的相位参数
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2025-09-06 18:18:50 +08:00 |
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9b5848e1d7
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将波形输出改为fst格式
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2025-09-06 17:50:17 +08:00 |
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6e1232be94
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从版本库里把base.tc30捞回来
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2025-09-06 16:39:20 +08:00 |
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65322ba838
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保存合并后的测试解决方案,尚未完全验证
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2025-09-06 16:10:49 +08:00 |
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0c76190720
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整理测试用例
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2025-09-06 15:51:04 +08:00 |
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d9da8fe7db
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修正测试用例
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2025-09-06 15:20:35 +08:00 |
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e0c0bf1437
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修改测试寄存器的用例
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2025-09-06 15:20:35 +08:00 |
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RuigeLee
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d5523eaa46
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Merge branch 'feature/clk3_shift_allow' into mp_eb_dev
# Conflicts:
# src/main/scala/backBoard/ebus/CDRIn.scala
# tb/shinTest/ShinTopSpiTb.v
# tb/shinTest/gen_pkt.py
# tb/shinTest/testcase/base.py
# tb/shinTest/testcase/environment.py
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2025-09-05 16:01:52 +08:00 |
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5f510d53e1
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修正测试用例,贴和最新的SM提交和回退机制
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2025-09-05 11:22:56 +08:00 |
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e85cc56421
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提交新的测试用例
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2025-09-05 09:30:47 +08:00 |
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fb5bbad641
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打开emmu.tc19,可能存在bug
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2025-09-04 18:55:50 +08:00 |
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976a2674aa
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修改测试用例
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2025-09-04 16:22:14 +08:00 |
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b856a171aa
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增加测试用例，测试SM的错误回退特性
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2025-09-04 06:50:15 +08:00 |
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34b7576f15
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解决了base.tc27的中断清除问题
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2025-09-03 19:08:48 +08:00 |
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4b0e81f8f2
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修正复位电路
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2025-09-03 19:08:48 +08:00 |
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11c6a613c7
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修改测试用例的bug
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2025-09-03 19:08:48 +08:00 |
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8f19b20926
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合并修改
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2025-09-03 19:08:48 +08:00 |
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Ruige Lee
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6c56499f82
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主站发送的应该是加了offset的timestamp（reco）；softreset应该同步后输入异步口
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2025-09-03 19:08:48 +08:00 |
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0bd2191291
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打开同步的测试用例
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2025-09-03 19:08:48 +08:00 |
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