bacon db799c5622 增加代码，测试0xa的命令，方向正确，需要综合到FPGA平台上进一步测试。

2025-09-17 21:55:53 +08:00

..

pyutils

增加0xa协议子报文的测试,因为与时间相关,测试范围还较窄,目前仅仅是冒烟测试,貌似是过关的.

2025-09-17 14:40:15 +08:00

testcase

增加代码，测试0xa的命令，方向正确，需要综合到FPGA平台上进一步测试。

2025-09-17 21:55:53 +08:00

testcase_result

增加sim cdr clk的生成python文件,支持在Makefile中动态生成相位和时钟偏差

2025-09-15 09:09:35 +08:00

check_testcase.py

增加错误的比对,虽然不能完全意料结果,但是可以作为补充,节省精力

2025-09-07 18:44:53 +08:00

gen_pkt_clk.py

增加8b10b打开关闭的开关

2025-09-08 18:25:05 +08:00

gen_pkt_many_dev.py

修改测试用例数据,回归通过

2025-09-08 18:25:05 +08:00

gen_pkt.py

增加代码，测试0xa的命令，方向正确，需要综合到FPGA平台上进一步测试。

2025-09-17 21:55:53 +08:00

gen_sim_cdr_clk.py

增加sim cdr clk的生成python文件,支持在Makefile中动态生成相位和时钟偏差

2025-09-15 09:09:35 +08:00

Makefile_vcs

增加8b10b的测试用例，并与4b5b共享测试用例

2025-09-09 01:21:02 +08:00

shinTest_vcs.f

修改测试方案

2025-09-07 07:37:34 +08:00

shinTestClk_vcs.f

修改测试方案

2025-09-07 07:37:34 +08:00

ShinTopBareTb.v

add code comment.

2025-05-15 18:40:26 +08:00

ShinTopSpiTb_clk.v

修正clk仿真的代码，可以通过测试

2025-09-08 23:17:29 +08:00

ShinTopSpiTb.v

修正测试用例

2025-09-10 00:53:55 +08:00

SimCDRTb.v

增加sim cdr clk的生成python文件,支持在Makefile中动态生成相位和时钟偏差

2025-09-15 09:09:35 +08:00

SlaveParserTb.v

上行转发写入正确

2025-04-14 17:53:04 +08:00

test_filter.py

降低采样缓冲区的数据缓冲量

2025-08-24 17:58:22 +08:00