Ruige Lee
|
2e186a8365
|
搭建QSPI
|
2025-05-13 18:03:22 +08:00 |
|
Ruige Lee
|
fb8bc91947
|
暂时改回4倍采样以实现FPGA逻辑
|
2025-05-13 17:05:38 +08:00 |
|
Ruige Lee
|
a39a15e1d0
|
spi拉通
|
2025-05-13 11:32:38 +08:00 |
|
Ruige Lee
|
51f941a8a6
|
spi 成功触发主机发送
|
2025-05-13 10:31:35 +08:00 |
|
Ruige Lee
|
20b94fbe44
|
测试改逻辑电路实现，明天重新调
|
2025-05-12 19:52:30 +08:00 |
|
Ruige Lee
|
afa1b9864f
|
执行第一个task块
|
2025-05-12 15:41:11 +08:00 |
|
Ruige Lee
|
e079103037
|
spi已经加入，操作必要寄存器已加入，编译通过，未开始测试
|
2025-05-09 17:44:54 +08:00 |
|
Ruige Lee
|
f05b61542c
|
SM主从统一
|
2025-05-09 16:11:18 +08:00 |
|
Ruige Lee
|
605f78c445
|
首先搭建spi接口（未编译），采样时钟与主系统时钟同步，影响SPI sck最高频率，注意辅助拍的影响
|
2025-05-08 17:43:10 +08:00 |
|
Ruige Lee
|
3810298986
|
加入phy层测试完成
|
2025-05-08 11:22:04 +08:00 |
|
Ruige Lee
|
b55deb239f
|
尝试速率配平，回环改到phy上
|
2025-05-07 18:12:01 +08:00 |
|
Ruige Lee
|
19f4140dec
|
尝试加入cdr模块，主站上行rsp， tlast还有亚稳态
|
2025-05-06 17:39:52 +08:00 |
|
Ruige Lee
|
9d53e4ea82
|
同步测试完成
|
2025-04-30 17:09:30 +08:00 |
|
Ruige Lee
|
031cffab24
|
测试读写
|
2025-04-30 15:15:09 +08:00 |
|
Ruige Lee
|
65c5aba8ce
|
完成探针和索引
|
2025-04-29 17:48:57 +08:00 |
|
Ruige Lee
|
b0ecbcc983
|
从站默认自己最后一个设备，闭合上行回路
|
2025-04-29 16:02:01 +08:00 |
|
Ruige Lee
|
a93c767240
|
临时增加一个fifo以适配axis，下行索引初始化通过
|
2025-04-29 11:59:00 +08:00 |
|
Ruige Lee
|
8ec52716a0
|
带主机联调，slv1还没更新索引
|
2025-04-28 18:01:16 +08:00 |
|
Ruige Lee
|
84cbe46dfa
|
集合master 和slave 测试恢复
|
2025-04-27 16:56:35 +08:00 |
|
Ruige Lee
|
4f8ee9466c
|
临时切换
|
2025-04-27 14:56:07 +08:00 |
|
Ruige Lee
|
7b63b07408
|
现场基本恢复
|
2025-04-25 17:00:51 +08:00 |
|
Ruige Lee
|
dc67286e23
|
从站编译完成
|
2025-04-24 17:31:44 +08:00 |
|
Ruige Lee
|
4013e19eda
|
准备编译
|
2025-04-24 16:18:33 +08:00 |
|
Ruige Lee
|
a555302c71
|
SM sram化改造，探针改造，写接口
|
2025-04-23 17:57:38 +08:00 |
|
Ruige Lee
|
7afd4a1249
|
同步和probe写完
|
2025-04-22 17:32:05 +08:00 |
|
Ruige Lee
|
58eb3c0aed
|
处理顺序索引和同步
|
2025-04-21 18:48:29 +08:00 |
|
Ruige Lee
|
3277e76e19
|
接收SRAM指向SM单元
|
2025-04-17 15:16:42 +08:00 |
|
Ruige Lee
|
19a23c9b16
|
2k fifo抽出到顶层
|
2025-04-17 10:55:00 +08:00 |
|
Ruige Lee
|
4962e217dd
|
SM模块，即用4空位fifo控制的2KB fifo
|
2025-04-16 16:50:36 +08:00 |
|
Ruige Lee
|
9cd2e7732b
|
主站行为仅为axis到sram
|
2025-04-16 16:49:42 +08:00 |
|
Ruige Lee
|
80739a1feb
|
上行转发写入正确
|
2025-04-14 17:53:04 +08:00 |
|
Ruige Lee
|
95b7f7b476
|
下行写测试通过
|
2025-04-14 17:24:53 +08:00 |
|
Ruige Lee
|
4552cc05db
|
转发功能已经调通
|
2025-04-14 16:43:10 +08:00 |
|
Ruige Lee
|
00a7b0fe6e
|
基本功能单元编译通过，开始搭建测试环境校对流水线
|
2025-04-11 17:57:47 +08:00 |
|
Ruige Lee
|
dabfc86983
|
发送单元 接收单元代码收尾
|
2025-04-09 17:29:57 +08:00 |
|
Ruige Lee
|
d7b04710ae
|
框架开始收尾，协调流水线
|
2025-04-08 17:29:45 +08:00 |
|
Ruige Lee
|
e34338753a
|
从站收发框架已成
|
2025-04-07 17:39:44 +08:00 |
|
Ruige Lee
|
703ad172b8
|
下行报文载入寄存器
|
2025-04-05 09:27:15 +08:00 |
|
Ruige Lee
|
5bc63aaee2
|
建立从站状态机
|
2025-04-03 17:49:33 +08:00 |
|
Ruige Lee
|
658d0d1ea2
|
展开文件结构
|
2025-04-02 16:40:25 +08:00 |
|
Ruige Lee
|
6c6cce1222
|
CDRIn采样率改为8x，允许参数化
|
2025-04-02 15:44:32 +08:00 |
|
Ruige Lee
|
eec4d5c18a
|
高云FPGA：dout输出反相
|
2025-03-18 15:46:16 +08:00 |
|
Ruige Lee
|
3c63a7accc
|
高云FPGA：从站增加0.5s看门狗
|
2025-03-17 17:32:25 +08:00 |
|
Ruige Lee
|
a0799ae62f
|
高云FPGA:din16默认滤波参数修改
|
2025-03-12 18:06:05 +08:00 |
|
Ruige Lee
|
0612a99da2
|
高云FPGA：dout新检测特性；删除退役的版本
|
2025-03-12 17:36:10 +08:00 |
|
Ruige Lee
|
1da2747d44
|
开放第15页2~9地址
|
2025-03-11 10:19:24 +08:00 |
|
Ruige Lee
|
bcb1c8e8f3
|
修改指令编号
|
2025-03-04 14:45:31 +08:00 |
|
Ruige Lee
|
46cbd6edec
|
rxFifo bypass to txFifo
|
2025-03-04 12:01:47 +08:00 |
|
Ruige Lee
|
1c7eb4ce47
|
使用未使用4b/5b编码作为preamble
|
2025-03-04 10:58:59 +08:00 |
|
|
|
c64df6956d
|
合并bacon_dev分支的修改：1.增加寻找超出指定执行周期的指令；2.删除汇编中不需要的代码；3.增加协议的细节内容
|
2025-03-03 10:59:07 +08:00 |
|
