Ruige Lee
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bcc6528813
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修复lvds方向的读
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2025-05-23 15:20:01 +08:00 |
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Ruige Lee
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285e506b2a
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修正广播读写
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2025-05-23 11:48:12 +08:00 |
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Ruige Lee
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77a037a17e
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上传FPGA配置文件
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2025-05-23 10:44:23 +08:00 |
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Ruige Lee
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4b5f45e342
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lvds读方向负负得正修复
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2025-05-23 10:43:44 +08:00 |
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Ruige Lee
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bc7cf31916
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加入测试led方便FPGA测试，最终版请撤销本提交
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2025-05-22 19:45:07 +08:00 |
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Ruige Lee
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df0eeeb956
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加强lvds侧sm切换的条件
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2025-05-22 19:44:25 +08:00 |
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Ruige Lee
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688a8cc1bd
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1、负负得正，spi方向让额外多读的一拍作为sm读取切换的延迟
2、修复错误的sm读切换地址mask
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2025-05-22 19:43:49 +08:00 |
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Ruige Lee
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0e3178c9da
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开放lvds对smtrigLen寄存器的写权限
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2025-05-22 19:42:09 +08:00 |
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Ruige Lee
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a4515146f7
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加密特性长度修复
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2025-05-22 17:28:31 +08:00 |
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Ruige Lee
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8f59ef55ac
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加密模块
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2025-05-22 16:54:17 +08:00 |
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Ruige Lee
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944255978a
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增加加密特性（未测试）
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2025-05-22 16:53:42 +08:00 |
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Ruige Lee
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d14254f79a
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修改顺序索引的操作号；增加广播读写操作
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2025-05-22 11:21:41 +08:00 |
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Ruige Lee
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5e03cc4146
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尝试修复读取数据错位问题
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2025-05-22 10:16:00 +08:00 |
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Ruige Lee
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411f340eb0
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修改索引号机制
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2025-05-21 16:50:20 +08:00 |
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Ruige Lee
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72e725a11f
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复位将在spi写操作0x40地址任意值后16拍触发，引出为外部输出io
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2025-05-21 16:04:39 +08:00 |
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Ruige Lee
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f8712482ee
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修复访问寄存器空间范围
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2025-05-21 10:48:22 +08:00 |
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Ruige Lee
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8779d92790
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拆分读写访问地址线，以优化时序
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2025-05-21 10:28:36 +08:00 |
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Ruige Lee
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d90ea07f5e
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spi读取修复
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2025-05-20 17:21:02 +08:00 |
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Ruige Lee
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9ba9749c05
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slv上行读逻辑时序优化
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2025-05-20 17:03:55 +08:00 |
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Ruige Lee
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ff7251368a
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qspi io方向控制线
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2025-05-20 14:53:21 +08:00 |
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Ruige Lee
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628fdf2a4a
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开放0x180自定义寄存器区域，主从均可访问
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2025-05-20 11:44:22 +08:00 |
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Ruige Lee
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4b2a52fa9b
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转发延迟缩减至126个cycle
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2025-05-20 11:35:11 +08:00 |
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Ruige Lee
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cb30c29e07
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移动smEnq/Deq addr寄存器，合并为len，删除txlength寄存器
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2025-05-20 11:32:03 +08:00 |
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Ruige Lee
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090a10ff17
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bug 调整主站SM的错误控制，增加断言约束sm fifo行为
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2025-05-19 16:52:55 +08:00 |
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Ruige Lee
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4849949685
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在索引阶段推测更新下一个从站的索引到indexofRightDev
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2025-05-19 15:29:00 +08:00 |
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Ruige Lee
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1e606d28c2
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SPI时序调整
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2025-05-19 14:13:47 +08:00 |
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RuigeLee
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c4daca834c
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spi读取胡乱修复，
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2025-05-17 12:20:07 +08:00 |
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Ruige Lee
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784bad548a
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islastdev体现寄存器修改
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2025-05-16 20:22:51 +08:00 |
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Ruige Lee
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df4f4f445b
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同上
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2025-05-16 20:17:49 +08:00 |
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Ruige Lee
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a0deb68fd6
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调整busrate spisel encryptkey rpltimestamp的地址
开放localDevIndex的spi读权限
txlength，smenq/deq的形式仍然需要讨论，未修改
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2025-05-16 20:17:02 +08:00 |
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Ruige Lee
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5c729658d1
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开放链路寄存器给spi访问读取
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2025-05-16 18:56:49 +08:00 |
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Ruige Lee
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58fbbdd1fc
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同步脉冲模式测试通过
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2025-05-16 16:05:38 +08:00 |
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Ruige Lee
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3f1fdc725a
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修复:SM fifo切换错误
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2025-05-16 15:39:48 +08:00 |
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Ruige Lee
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23fdd91ba3
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修复：读取地址错位
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2025-05-16 15:39:17 +08:00 |
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Ruige Lee
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d5db3aebdb
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修正：单写单读从站写入访问时序问题
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2025-05-16 14:51:52 +08:00 |
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Ruige Lee
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f20efe5b25
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实现同步sync信号的产生，编译未过
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2025-05-15 18:40:01 +08:00 |
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Ruige Lee
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f71b8553cb
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sync包的定点替换 0x25寄存器
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2025-05-15 14:57:58 +08:00 |
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Ruige Lee
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ed9bf22016
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QSPI修正可用
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2025-05-14 16:26:20 +08:00 |
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Ruige Lee
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2e186a8365
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搭建QSPI
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2025-05-13 18:03:22 +08:00 |
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Ruige Lee
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fb8bc91947
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暂时改回4倍采样以实现FPGA逻辑
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2025-05-13 17:05:38 +08:00 |
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Ruige Lee
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a39a15e1d0
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spi拉通
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2025-05-13 11:32:38 +08:00 |
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Ruige Lee
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51f941a8a6
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spi 成功触发主机发送
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2025-05-13 10:31:35 +08:00 |
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Ruige Lee
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20b94fbe44
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测试改逻辑电路实现，明天重新调
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2025-05-12 19:52:30 +08:00 |
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Ruige Lee
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afa1b9864f
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执行第一个task块
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2025-05-12 15:41:11 +08:00 |
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Ruige Lee
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e079103037
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spi已经加入，操作必要寄存器已加入，编译通过，未开始测试
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2025-05-09 17:44:54 +08:00 |
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Ruige Lee
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f05b61542c
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SM主从统一
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2025-05-09 16:11:18 +08:00 |
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Ruige Lee
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605f78c445
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首先搭建spi接口（未编译），采样时钟与主系统时钟同步，影响SPI sck最高频率，注意辅助拍的影响
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2025-05-08 17:43:10 +08:00 |
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Ruige Lee
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3810298986
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加入phy层测试完成
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2025-05-08 11:22:04 +08:00 |
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Ruige Lee
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b55deb239f
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尝试速率配平，回环改到phy上
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2025-05-07 18:12:01 +08:00 |
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Ruige Lee
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19f4140dec
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尝试加入cdr模块，主站上行rsp， tlast还有亚稳态
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2025-05-06 17:39:52 +08:00 |
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