高度怀疑IO在高频率下出现亚稳态问题，导致判定条件不一致
This commit is contained in:
RuigeLee
@@ -126,112 +126,147 @@ trait BackBoardSlvStatusPR { this: BackBoardSlvLocal =>
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trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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def gp: Int
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val flitNum = 32
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// val flitNum = 32
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require(flitNum <= 128)
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// require(flitNum <= 128)
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val in = IO(Input(UInt((8*gp).W)))
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val in = IO(Input(UInt(16.W)))
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// val flitCnt = RegInit(MixedVecInit(Seq( 0.U(1.W), 0.U((log2Ceil(256/flitNum)).W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W)) ))
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val flitCnt = RegInit(MixedVecInit(Seq( 0.U(1.W), 0.U((log2Ceil(256/32)).W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W), 0.U(1.W)) ))
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// val flitTrigger = Wire(Vec(9, Bool()))
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val flitTrigger = Wire(Vec(9, Bool()))
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// flitTrigger(0) := ~RegNext(flitTrigger(0))
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flitTrigger(0) := ~RegNext(flitTrigger(0))
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// flitTrigger(1) := flitCnt(1) >= (256/flitNum-1).U
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flitTrigger(1) := flitCnt(1) >= (256/32-1).U
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// when( ~RegNext(usTrigger) & usTrigger ){
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when( ~RegNext(usTrigger) & usTrigger ){
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// when( flitTrigger(1) ){
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when( flitTrigger(1) ){
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// flitCnt(1) := 0.U
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flitCnt(1) := 0.U
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// } .otherwise{
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} .otherwise{
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// flitCnt(1) := flitCnt(1) + 1.U
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flitCnt(1) := flitCnt(1) + 1.U
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// }
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// }
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// flitTrigger(2) := flitCnt(2) === 1.U
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// when( ~RegNext(flitTrigger(1)) & flitTrigger(1) ){
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// flitCnt(2) := flitCnt(2) + 1.U
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// }
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// flitTrigger(3) := flitCnt(3) === 1.U
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// when( ~RegNext(flitTrigger(2)) & flitTrigger(2) ){
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// flitCnt(3) := flitCnt(3) + 1.U
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// }
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// flitTrigger(4) := flitCnt(4) === 1.U
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// when( ~RegNext(flitTrigger(3)) & flitTrigger(3) ){
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// flitCnt(4) := flitCnt(4) + 1.U
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// }
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// flitTrigger(5) := flitCnt(5) === 1.U
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// when( ~RegNext(flitTrigger(4)) & flitTrigger(4) ){
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// flitCnt(5) := flitCnt(5) + 1.U
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// }
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// flitTrigger(6) := flitCnt(6) === 1.U
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// when( ~RegNext(flitTrigger(5)) & flitTrigger(5) ){
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// flitCnt(6) := flitCnt(6) + 1.U
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// }
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// flitTrigger(7) := flitCnt(7) === 1.U
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// when( ~RegNext(flitTrigger(6)) & flitTrigger(6) ){
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// flitCnt(7) := flitCnt(7) + 1.U
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// }
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// flitTrigger(8) := flitCnt(8) === 1.U
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// when( ~RegNext(flitTrigger(7)) & flitTrigger(7) ){
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// flitCnt(8) := flitCnt(8) + 1.U
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// }
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for( j <- 0 until gp ) {
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// val digitalFilter = RegEnable( downReg(4+j), 1.U, statusPage === 0.U )
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// val digitalIn = Reg( Vec(8, Bool()) )
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when( statusPage === 0.U ){
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// upReg(2+j) := Cat( digitalIn.reverse )
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upReg(2+j) := in(8*j+7, 8*j)
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upReg(4+j) := downReg(4+j)
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}
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}
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// for( i <- 0 until 8 ) {
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// val flitter = RegInit(VecInit( Seq.fill(flitNum){false.B}))
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// val flitHi = RegInit(0.U((log2Ceil(flitNum+1)).W))
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// ( 0 until 9 ).map{ k =>
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// when( digitalFilter === k.U ){
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// when( (if( k == 0 ){ true.B } else {~RegNext(flitTrigger(k)) & flitTrigger(k)}) ){
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// flitter(0) := in(i+8*j)
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// (1 until flitNum).map{ k =>
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// flitter(k) := flitter(k-1)
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// }
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// when( (~flitter(flitNum-1) & ~in(i+8*j)) | (flitter(flitNum-1) & in(i+8*j)) ){
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// flitHi := flitHi
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// } .elsewhen( ~flitter(flitNum-1) & in(i+8*j) ){
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// flitHi := flitHi + 1.U
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// } .elsewhen( flitter(flitNum-1) & ~in(i+8*j) ){
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// flitHi := flitHi - 1.U
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// }
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// when( flitHi >= (flitNum*4/5).U ){
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// digitalIn(i) := true.B
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// } .elsewhen( flitHi <= (flitNum/5).U ){
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// digitalIn(i) := false.B
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// }
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// assert( flitHi <= flitNum.U )
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// assert( flitter.count( (k:Bool) => k === true.B ) === flitHi )
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// }
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// }
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// }
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// }
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}
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}
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flitTrigger(2) := flitCnt(2) === 1.U
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when( ~RegNext(flitTrigger(1)) & flitTrigger(1) ){
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flitCnt(2) := flitCnt(2) + 1.U
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}
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flitTrigger(3) := flitCnt(3) === 1.U
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when( ~RegNext(flitTrigger(2)) & flitTrigger(2) ){
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flitCnt(3) := flitCnt(3) + 1.U
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}
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flitTrigger(4) := flitCnt(4) === 1.U
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when( ~RegNext(flitTrigger(3)) & flitTrigger(3) ){
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flitCnt(4) := flitCnt(4) + 1.U
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}
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flitTrigger(5) := flitCnt(5) === 1.U
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when( ~RegNext(flitTrigger(4)) & flitTrigger(4) ){
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flitCnt(5) := flitCnt(5) + 1.U
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}
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flitTrigger(6) := flitCnt(6) === 1.U
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when( ~RegNext(flitTrigger(5)) & flitTrigger(5) ){
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flitCnt(6) := flitCnt(6) + 1.U
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}
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flitTrigger(7) := flitCnt(7) === 1.U
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when( ~RegNext(flitTrigger(6)) & flitTrigger(6) ){
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flitCnt(7) := flitCnt(7) + 1.U
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}
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flitTrigger(8) := flitCnt(8) === 1.U
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when( ~RegNext(flitTrigger(7)) & flitTrigger(7) ){
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flitCnt(8) := flitCnt(8) + 1.U
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}
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val digitalFilter = for( i <- 0 until 2 ) yield RegEnable( downReg(4+i), 1.U, statusPage === 0.U )
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val digitalIn = Reg( Vec(16, Bool()) )
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val flitter = for( i <- 0 until 16 ) yield RegInit(VecInit( Seq.fill(32){false.B}))
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val flitHi = for( i <- 0 until 16 ) yield RegInit(0.U((log2Ceil(32+1)).W))
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val temp0 = RegInit(0.U(8.W))
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val temp1 = RegInit(0.U(8.W))
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val temp2 = RegInit(0.U(8.W))
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val temp3 = RegInit(0.U(8.W))
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val temp4 = RegInit(0.U(8.W))
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val lock = RegInit(false.B)
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when( statusPage === 0.U ){
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upReg(2) := Cat( ( 0 until 8 ).map{ i => digitalIn(i) }.reverse )
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upReg(3) := Cat( ( 8 until 16).map{ i => digitalIn(i) }.reverse )
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upReg(4) := downReg(4) //digitalFilter
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upReg(5) := downReg(5)
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upReg(16) := Cat( ( 0 until 8 ).map { i => flitter(1)(i) } )
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upReg(17) := Cat( ( 8 until 16 ).map{ i => flitter(1)(i) } )
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upReg(18) := Cat( ( 16 until 24 ).map{ i => flitter(1)(i) } )
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upReg(19) := Cat( ( 24 until 32 ).map{ i => flitter(1)(i) } )
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upReg(20) := flitHi(1)
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upReg(24) := temp0
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upReg(25) := temp1
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upReg(26) := temp2
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upReg(27) := temp3
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upReg(28) := temp4
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upReg(30) := in(7,0)
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}
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// for( i <- 0 until 16 ) {
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for( i <- 0 until 8 ) {
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// ( 0 until 9 ).map{ cfg =>
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when( true.B ) {//(if( i < 8 ) {digitalFilter(0) === cfg.U} else {digitalFilter(1) === cfg.U}) ){
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when( ~RegNext(flitTrigger(1)) & flitTrigger(1) ){//(if( cfg == 0 ){ true.B } else {~RegNext(flitTrigger(cfg)) & flitTrigger(cfg)}) ){
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flitter(i)(0) := in(i)
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(1 until 32).map{ k =>
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flitter(i)(k) := flitter(i)(k-1)
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}
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when( (~flitter(i)(31) & ~flitter(i)(0)) | (flitter(i)(31) & flitter(i)(0)) ){
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flitHi(i) := flitHi(i)
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} .elsewhen( ~flitter(i)(31) & flitter(i)(0) ){
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flitHi(i) := flitHi(i) + 1.U
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} .elsewhen( flitter(i)(31) & ~flitter(i)(0) ){
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flitHi(i) := flitHi(i) - 1.U
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}
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when( flitHi(i) >= 26.U ){
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digitalIn(i) := true.B
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} .elsewhen( flitHi(i) <= 6.U ){
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digitalIn(i) := false.B
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}
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when( flitHi(i) > 32.U & ~lock ){
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lock := true.B
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temp0 := Cat( ( 0 until 8 ).map { i => flitter(1)(i) } )
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temp1 := Cat( ( 8 until 16 ).map{ i => flitter(1)(i) } )
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temp2 := Cat( ( 16 until 24 ).map{ i => flitter(1)(i) } )
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temp3 := Cat( ( 24 until 32 ).map{ i => flitter(1)(i) } )
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temp4 := flitHi(1)
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}
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// assert( flitHi(i) <= 32.U )
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// assert( flitter(i).count( (k:Bool) => k === true.B ) === flitHi(i) )
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}
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}
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// }
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}
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}
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}
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@@ -240,7 +275,6 @@ trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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class DIn16 extends BackBoardSlvLocal
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class DIn16 extends BackBoardSlvLocal
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with BackBoardSlvStatusPR
|
with BackBoardSlvStatusPR
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||||||
with BackBoardSlvIn{
|
with BackBoardSlvIn{
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def gp = 2
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}
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}
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