移动smEnq/Deq addr寄存器，合并为len，删除txlength寄存器

src/main/scala/backBoard/shin/ShinTop.scala

@@ -38,7 +38,7 @@ class ShinTopIO extends Bundle{
 
   val rsp = Valid(new Bundle{
     val isError = Bool()
-    val length  = UInt(12.W)
+    // val length  = UInt(12.W)
   })
 
   val iSync = Output(Vec(4, Bool()))
@@ -268,21 +268,13 @@ trait ShinTopMaster{ this: ShinTopBase =>
       smUnit(7).io.deq    := masterParser.io.txDeq
     }
 
-    // _ := interface.io.smEnqAddr(0)
-    // _ := interface.io.smDeqAddr(1)
-    // _ := interface.io.smEnqAddr(2)
-    // _ := interface.io.smDeqAddr(3)
-    // _ := interface.io.smEnqAddr(4)
-    // _ := interface.io.smDeqAddr(5)
-    // _ := interface.io.smEnqAddr(6)
-    // _ := interface.io.smDeqAddr(7)
 
 
     interface.io.mstDeltaTime := masterParser.io.deltaTimeStamp
   }
 
-  masterParser.io.req.valid         := interface.io.txReq.valid
-  masterParser.io.req.bits.txLength := interface.io.txReq.bits.txLength
+  masterParser.io.req         := interface.io.txReq.valid
+  // masterParser.io.req.bits.txLength := interface.io.txReq.bits.txLength
 
   io.rsp := masterParser.io.rsp
 
@@ -305,20 +297,6 @@ trait ShinTopSlave{ this: ShinTopBase =>
   slaveParser.io.cReg := interface.io.cReg
 
 
-
-  slaveParser.io.trigAddr(0) := interface.io.cReg.smEnqAddr(0)
-  slaveParser.io.trigAddr(1) := interface.io.cReg.smDeqAddr(1)
-  slaveParser.io.trigAddr(2) := interface.io.cReg.smEnqAddr(2)
-  slaveParser.io.trigAddr(3) := interface.io.cReg.smDeqAddr(3)
-  slaveParser.io.trigAddr(4) := interface.io.cReg.smEnqAddr(4)
-  slaveParser.io.trigAddr(5) := interface.io.cReg.smDeqAddr(5)
-  slaveParser.io.trigAddr(6) := interface.io.cReg.smEnqAddr(6)
-  slaveParser.io.trigAddr(7) := interface.io.cReg.smDeqAddr(7)
-
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-
   when( interface.io.cReg.modeSel === false.B ){
     smUnit(0).io.sram_w := slaveParser.io.sram_w(0)
     smUnit(2).io.sram_w := slaveParser.io.sram_w(1)