增加中断

src/main/scala/backBoard/shin/ShinTop.scala

@@ -46,6 +46,8 @@ class ShinTopIO extends Bundle{
 
   val isSoftReset = Output(Bool())
   val ledTest = Output(UInt(8.W))
+
+  val interrupt = Output(Bool())
 }
 
 
@@ -74,6 +76,7 @@ abstract class ShinTopBase extends Module{
   io.ledTest := RegNext( interface.io.cReg.hwVersion(7,0), "h55".U )
   
   io.isSoftReset := interface.io.isSoftReset
+  io.interrupt   := interface.io.interrupt
 
   downCDRIn.io.serDat  := io.dDatIn
   downCDRIn.io.overCLK := io.clk8x
@@ -238,6 +241,17 @@ abstract class ShinTopBase extends Module{
     interface.io.slvDeltaTime := 0.U
     interface.io.deltaFinal   := 0.U
 
+    interface.io.intMstTrig(0) := false.B
+    interface.io.intMstTrig(1) := false.B
+
+    interface.io.intSlvTrig(0) := false.B
+    interface.io.intSlvTrig(1) := false.B
+    interface.io.intSlvTrig(2) := false.B
+    interface.io.intSlvTrig(3) := false.B
+    interface.io.intSlvTrig(4) := false.B
+    interface.io.intSlvTrig(5) := false.B
+    interface.io.intSlvTrig(6) := false.B
+    interface.io.intSlvTrig(7) := false.B
 
   }
 
@@ -285,6 +299,9 @@ trait ShinTopMaster{ this: ShinTopBase =>
 
 
     interface.io.mstDeltaTime := masterParser.io.deltaTimeStamp
+    interface.io.intMstTrig(0) := masterParser.io.txDeq
+    interface.io.intMstTrig(1) := masterParser.io.rxEnq
+
   }
 
   masterParser.io.req         := interface.io.txReq.valid
@@ -335,6 +352,16 @@ trait ShinTopSlave{ this: ShinTopBase =>
     interface.io.mstDeltaTime := slaveParser.io.mstDeltaTimeStamp
     interface.io.slvDeltaTime := slaveParser.io.slvDeltaTime
     interface.io.deltaFinal   := slaveParser.io.deltaFinal
+
+    interface.io.intSlvTrig(0) := slaveParser.io.dSMenq(0)
+    interface.io.intSlvTrig(1) := slaveParser.io.uSMdeq(0)
+    interface.io.intSlvTrig(2) := slaveParser.io.dSMenq(1)
+    interface.io.intSlvTrig(3) := slaveParser.io.uSMdeq(1)
+    interface.io.intSlvTrig(4) := slaveParser.io.dSMenq(2)
+    interface.io.intSlvTrig(5) := slaveParser.io.uSMdeq(2)
+    interface.io.intSlvTrig(6) := slaveParser.io.dSMenq(3)
+    interface.io.intSlvTrig(7) := slaveParser.io.uSMdeq(3)
+
   }
 
   interface.io.lvds <> slaveParser.io.lvds