spi跨时钟域
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RuigeLee
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src/main/scala/backBoard/shin/NSpiInterface.scala
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233
src/main/scala/backBoard/shin/NSpiInterface.scala
Normal file
@@ -0,0 +1,233 @@
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package BACK
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import chisel3._
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import chisel3.util._
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abstract class SyncSpiInterfaceBase extends Module with RequireAsyncReset{
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val io = IO(new RegAccessInterfaceIO)
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val qspi = IO(new QSPIInterfaceIO)
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}
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trait SyncSpiAsync{ this: SyncSpiInterfaceBase =>
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val bitSel = withClockAndReset(~qspi.sck.asClock, qspi.csn){RegInit(0.U(3.W)) }
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val byteSel = withClockAndReset(~qspi.sck.asClock, qspi.csn){RegInit(0.U(12.W))}
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val exRego = withClockAndReset(~qspi.sck.asClock, qspi.csn){RegInit(0.U(8.W))}
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val exRegi = withClockAndReset(~qspi.sck.asClock, qspi.csn){RegInit(0.U(8.W))}
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qspi.miso := exRego(7, 4)
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qspi.isDirIn := ~isSpiRead
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when( true.B ){
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bitSel := ~bitSel
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}
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when( bitSel.andR ){
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byteSel := byteSel + 1.U
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}
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when( bitSel === 0.U ){
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exRegi := Cat( 0.U, qspi.mosi )
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}.otherwise{
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exRegi := Cat( exRegi(3,0), qspi.mosi )
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}
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when( bitSel === 0.U ){
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when((byteSel === 1.U || byteSel === 2.U || byteSel === 3.U ) ){
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exRego := 0.U //地址1，cmd
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} .elsewhen( isSpiRead ){
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when( ~isPing_async ){ //取巧
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exRego := datar_sync(0)
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} .otherwise{
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exRego := datar_sync(1)
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}
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}
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} .otherwise{
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exRego := exRego << 4
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}
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val addrw_async = for( _ <- 0 until 2 ) yield { withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(0.U(16.W)) } }
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val addrr_async = for( _ <- 0 until 2 ) yield { withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(0.U(16.W)) } }
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val dataw_async = for( _ <- 0 until 2 ) yield { withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(0.U(8.W)) } }
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val isEnR_async = for( _ <- 0 until 2 ) yield { withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(false.B) } }
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val isEnW_async = for( _ <- 0 until 2 ) yield { withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(false.B) } }
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val spiLen = withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(2.U(12.W)) }
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val spiCnt = withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(0.U(12.W)) }
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val isSpiWrite = withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(false.B) }
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val isSpiRead = withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(false.B) }
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||||
val isPing_async = withClockAndReset(~qspi.sck.asClock, qspi.csn){ RegInit(false.B) }
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when( isEnR_async(0) | isEnW_async(0) | isEnR_async(1) | isEnW_async(1) ){
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spiCnt := spiCnt + 1.U
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}
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when( byteSel === 4.U & bitSel === 0.U ){
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spiLen := Cat( exRegi, 0.U(8.W) )
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} .elsewhen( byteSel === 4.U & bitSel.andR ){
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||||
spiLen := Cat( spiLen(11, 8), exRegi, 0.U(4.W) )
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} .elsewhen( byteSel === 5.U & bitSel === 0.U ){
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spiLen := Cat( spiLen(11, 4), exRegi )
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}
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}
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trait SyncSpiSync{ this: SyncSpiInterfaceBase =>
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}
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class SyncQSpiInterface extends SyncSpiInterfaceBase
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with SyncSpiAsync
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with SyncSpiSync{
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when( bitSel === 0.U ){
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when( byteSel === 1.U ){
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||||
addrw_async(0) := exRegi
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||||
addrw_async(1) := exRegi
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} .elsewhen( byteSel === 2.U ) {
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addrw_async(0) := Cat(addrw_async(7,0), exRegi)
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||||
addrw_async(1) := Cat(addrw_async(7,0), exRegi)
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||||
} .elsewhen( byteSel >= 5.U ){
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when( ~isPing_async ){
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||||
addrw_async(0) := addrw_async(0) + 2.U
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||||
} .otherwise{
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||||
addrw_async(1) := addrw_async(1) + 2.U
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}
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}
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||||
}
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when( bitSel === 0.U ){
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when( byteSel === 1.U ){
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addrr_async(0) := exRegi
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||||
addrr_async(1) := exRegi
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} .elsewhen( byteSel === 2.U ) {
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||||
addrr_async(0) := Cat(addrr_async(7,0), exRegi)
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||||
addrr_async(1) := Cat(addrr_async(7,0), exRegi)
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}
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||||
} .otherwise{
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||||
when( byteSel >= 2.U ){
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||||
when( ~isPing_async ){
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||||
addrr_async(0) := addrr_async(0) + 2.U
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||||
} .otherwise{
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||||
addrr_async(1) := addrr_async(1) + 2.U
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}
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}
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}
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when( byteSel === 2.U & bitSel === 0.U ){ //CS为低，且SCK上跳的第0byte
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when( qspi.mosi.extract(3) ){
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isSpiRead := true.B
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} .otherwise{
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isSpiWrite := true.B
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}
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}
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when( bitSel === 0.U ){
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when( byteSel > 3.U & isSpiWrite ){
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||||
when( ~isPing_async ){
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||||
dataw_async(0) := exRegi
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} .otherwise{
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||||
dataw_async(1) := exRegi
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}
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}
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}
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when( byteSel >= 2.U & bitSel.andR & (spiCnt < spiLen) & isSpiRead ){
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when( ~isPing_async ){
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||||
isEnR_async(0) := true.B
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||||
} .otherwise{
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||||
isEnR_async(1) := true.B
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}
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||||
} .elsewhen( bitSel === 0.U ){
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||||
isEnR_async(0) := false.B
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||||
isEnR_async(1) := false.B
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||||
}
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when( byteSel >= 5.U & bitSel === 0.U & (spiCnt < spiLen) & isSpiWrite ){
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||||
when( ~isPing_async ){
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||||
isEnW_async(0) := true.B
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||||
} .otherwise{
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||||
isEnW_async(1) := true.B
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||||
}
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||||
} .elsewhen( bitSel.andR ){
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||||
isEnW_async(0) := false.B
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||||
isEnW_async(1) := false.B
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||||
}
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when( isEnR_async(0) | isEnW_async(0) ){
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assert( ~isPing_async )
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isPing_async := true.B
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} .elsewhen( isEnR_async(1) | isEnW_async(1) ){
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assert( isPing_async )
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isPing_async := false.B
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}
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val isPong_sync = RegInit(false.B)
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val isEnW_sync = for( _ <- 0 until 2 ) yield { ShiftRegisters( isEnW_async(i), 3, false.B, true.B ) }
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||||
val isEnR_sync = for( _ <- 0 until 2 ) yield { ShiftRegisters( isEnR_async(i), 3, false.B, true.B ) }
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||||
val datar_sync = for( _ <- 0 until 2 ) yield { RegInit(0.U(8.W)) }
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||||
val isEnW = for( _ <- 0 until 2 ) yield { ~isEnW_sync(i)(2) & isEnW_sync(i)(1) }
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||||
val isEnR = for( _ <- 0 until 2 ) yield { ~isEnR_sync(i)(2) & isEnR_sync(i)(1) }
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io.isEnW :=
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( ~isPong_sync & isEnW(0) ) |
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( isPong_sync & isEnW(1) )
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io.isEnR :=
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( ~isPong_sync & isEnR(0) ) |
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||||
( isPong_sync & isEnR(1) )
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io.addrw := Mux1H(Seq(
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~isPong_sync -> addrw_async(0),
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||||
isPong_sync -> addrw_async(1),
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))
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io.addrr := Mux1H(Seq(
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||||
~isPong_sync -> addrr_async(0),
|
||||
isPong_sync -> addrr_async(1),
|
||||
))
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||||
io.dataw := Mux1H(Seq(
|
||||
~isPong_sync -> dataw_async(0),
|
||||
isPong_sync -> dataw_async(1),
|
||||
))
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||||
when( io.isEnR ){
|
||||
when( RegNext(~isPong_sync, false.B) ){
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||||
datar_sync(0) := io.datar
|
||||
} .otherwise{
|
||||
datar_sync(1) := io.datar
|
||||
}
|
||||
}
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||||
when( io.isEnR | io.isEnW ){
|
||||
isPong_sync := ~isPong_sync
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}
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}
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