分页制的从机寄存器
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RuigeLee
@@ -40,7 +40,7 @@ abstract class BackBoardSlvBase extends Module{
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val downRegTemp = RegInit(VecInit(Seq.fill(32){0.U(8.W)}))
|
val downRegTemp = RegInit(VecInit(Seq.fill(32){0.U(8.W)}))
|
||||||
val downReg = RegInit(VecInit(Seq.fill(32){0.U(8.W)}))
|
val downReg = RegInit(VecInit(Seq.fill(32){0.U(8.W)}))
|
||||||
val upReg = RegInit(VecInit((0 until 32).map{i => i.U(8.W)}))
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val upReg = WireDefault(VecInit((0 until 32).map{i => 0.U(8.W)}))
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}
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}
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@@ -15,32 +15,46 @@ class ManualParamBundle extends Bundle{
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abstract class BackBoardSlvLocal extends BackBoardSlvBase with BackBoardSlvDown with BackBoardSlvUp{
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abstract class BackBoardSlvLocal extends BackBoardSlvBase with BackBoardSlvDown with BackBoardSlvUp{
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def DATA_SINWR_ADDR : UInt = "h00".U
|
// def STATUSWR_ADDR : UInt = "h00".U //01
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def DATA_PERWR_ADDR : UInt = "h02".U
|
// def DATA_PERWR_ADDR : UInt = "h02".U //03
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def STATUSWR_ADDR : UInt = "h04".U
|
// def DATA_SINWR_ADDR : UInt = "h04".U //05
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def DATA_SINRD_ADDR : UInt = "h00".U
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def DATA_PERRD_ADDR : UInt = "h02".U
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def STATUSRD_ADDR : UInt = "h04".U
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def VENDORID_ADDR : UInt = "h10".U
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// def STATUSRD_ADDR : UInt = "h00".U //01
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def MODULEID_ADDR : UInt = "h12".U
|
// def DATA_PERRD_ADDR : UInt = "h02".U //03
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def HVERSION_ADDR : UInt = "h14".U
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// def DATA_SINRD_ADDR : UInt = "h04".U //05
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def SVERSION_ADDR : UInt = "h16".U
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def BATCHNUM_ADDR : UInt = "h18".U
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def SERIAL0_ADDR : UInt = "h1a".U
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def SERIAL1_ADDR : UInt = "h1c".U
|
// def VENDORID_ADDR : UInt = "h10".U
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||||||
def SERIAL2_ADDR : UInt = "h1e".U
|
// def MODULEID_ADDR : UInt = "h12".U
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||||||
|
// def HVERSION_ADDR : UInt = "h14".U
|
||||||
|
// def SVERSION_ADDR : UInt = "h16".U
|
||||||
|
// def BATCHNUM_ADDR : UInt = "h18".U
|
||||||
|
// def SERIAL0_ADDR : UInt = "h1a".U
|
||||||
|
// def SERIAL1_ADDR : UInt = "h1c".U
|
||||||
|
// def SERIAL2_ADDR : UInt = "h1e".U
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val param = IO(Input( new ManualParamBundle ))
|
val param = IO(Input( new ManualParamBundle ))
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val rankNum = downReg(4)
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val statusPage = downReg(0)(3,0)
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val statusLed = downReg(5)(1,0)
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val statusP = RegInit(false.B)
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val statusRF = RegInit(false.B)
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val statusPR = Cat( downReg(1).extract(0), downReg(0).extract(7) )
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val statusER = RegInit(false.B)
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val statusLE = RegInit(false.B)
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val (us10Counter, us10Trigger) = Counter(Range(0, 100))
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when( true.B ){
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upReg(0) := Cat( statusPR.extract(0), statusRF, statusP, 0.U(1.W), statusPage )
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upReg(1) := Cat( statusLE, statusER, statusPR.extract(1) )
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when( statusPage === 15.U ){
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upReg(2) := downReg(2)
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upReg(3) := downReg(3)
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upReg(4) := downReg(4)
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upReg(5) := downReg(5)
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upReg(16) := param.vendorID(7,0)
|
upReg(16) := param.vendorID(7,0)
|
||||||
upReg(17) := param.vendorID(15,8)
|
upReg(17) := param.vendorID(15,8)
|
||||||
@@ -66,9 +80,17 @@ abstract class BackBoardSlvLocal extends BackBoardSlvBase with BackBoardSlvDown
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|||||||
}
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}
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val (us10Counter, us10Trigger) = Counter(Range(0, 100))
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}
|
}
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trait BackBoardSlvStatusLed { this: BackBoardSlvLocal =>
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trait BackBoardSlvStatusPR { this: BackBoardSlvLocal =>
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val flashCounter = RegInit( 0.U( 16.W ) )
|
val flashCounter = RegInit( 0.U( 16.W ) )
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||||||
val flash2HZ = Reg(Bool())
|
val flash2HZ = Reg(Bool())
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||||||
val flash1HZ = Reg(Bool())
|
val flash1HZ = Reg(Bool())
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||||||
@@ -91,10 +113,10 @@ trait BackBoardSlvStatusLed { this: BackBoardSlvLocal =>
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|||||||
val LED_PR = IO(Output( Bool() ))
|
val LED_PR = IO(Output( Bool() ))
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LED_PR := ~Mux1H(Seq(
|
LED_PR := ~Mux1H(Seq(
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||||||
( statusLed === "b00".U ) -> flash2HZ,
|
( statusPR === "b00".U ) -> flash2HZ,
|
||||||
( statusLed === "b01".U ) -> flash1HZ,
|
( statusPR === "b01".U ) -> flash1HZ,
|
||||||
( statusLed === "b10".U ) -> true.B,
|
( statusPR === "b10".U ) -> true.B,
|
||||||
( statusLed === "b11".U ) -> false.B,
|
( statusPR === "b11".U ) -> false.B,
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||||||
))
|
))
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||||||
}
|
}
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@@ -104,17 +126,17 @@ trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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def gp: Int
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def gp: Int
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val flitCfg = Seq(
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// val flitCfg = Seq(
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// ( 0.U -> 0.S ),
|
// // ( 0.U -> 0.S ),
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||||||
( 1.U -> (1/2).U), // -> 25.S
|
// ( 1.U -> (1/2).U), // -> 25.S
|
||||||
( 2.U -> (2/2).U), // -> 50.S
|
// ( 2.U -> (2/2).U), // -> 50.S
|
||||||
( 3.U -> (4/2).U), // -> 100.S
|
// ( 3.U -> (4/2).U), // -> 100.S
|
||||||
( 4.U -> (8/2).U), // -> 200.S
|
// ( 4.U -> (8/2).U), // -> 200.S
|
||||||
( 5.U -> (16/2).U), // -> 400.S
|
// ( 5.U -> (16/2).U), // -> 400.S
|
||||||
( 6.U -> (32/2).U), // -> 800.S
|
// ( 6.U -> (32/2).U), // -> 800.S
|
||||||
( 7.U -> (64/2).U), // -> 1600.S
|
// ( 7.U -> (64/2).U), // -> 1600.S
|
||||||
( 8.U -> (128/2).U), // -> 3200.S
|
// ( 8.U -> (128/2).U), // -> 3200.S
|
||||||
)
|
// )
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||||||
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||||||
val in = IO(Input(UInt((8*gp).W)))
|
val in = IO(Input(UInt((8*gp).W)))
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||||||
@@ -124,9 +146,6 @@ trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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|||||||
flitTrigger(0) := true.B
|
flitTrigger(0) := true.B
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||||||
|
|
||||||
flitTrigger(1) := us10Trigger
|
flitTrigger(1) := us10Trigger
|
||||||
// when( ~RegNext(us10Trigger) & us10Trigger ){
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||||||
// flitCnt(1) := Mux( flitCnt(1) >= 24.U, 0.U, flitCnt(1) + 1.U )
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// }
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||||||
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||||||
flitTrigger(2) := flitCnt(2) === 1.U
|
flitTrigger(2) := flitCnt(2) === 1.U
|
||||||
when( ~RegNext(flitTrigger(1)) & flitTrigger(1) ){
|
when( ~RegNext(flitTrigger(1)) & flitTrigger(1) ){
|
||||||
@@ -165,18 +184,21 @@ trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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|||||||
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||||||
for( j <- 0 until gp ) {
|
for( j <- 0 until gp ) {
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val digitalFilter = downReg(0+j)
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val digitalFilter = RegEnable( downReg(4+j), 1.U, statusPage === 0.U )
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val digitalIn = Wire( Vec(8, Bool()) )
|
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||||||
|
val digitalIn = Reg( Vec(8, Bool()) )
|
||||||
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||||||
|
when( statusPage === 0.U ){
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|
upReg(2+j) := Cat( digitalIn.reverse )
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||||||
|
upReg(4+j) := downReg(4+j)
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||||||
|
}
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||||||
|
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||||||
when(true.B){ upReg( 2+j ) := Cat( digitalIn.reverse ) }
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||||||
for( i <- 0 until 8 ) {
|
for( i <- 0 until 8 ) {
|
||||||
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val flitter = RegInit(VecInit( Seq.fill(25){false.B}))
|
val flitter = RegInit(VecInit( Seq.fill(25){false.B}))
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||||||
val flitHi = RegInit(0.U(5.W))
|
val flitHi = RegInit(0.U(5.W))
|
||||||
|
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||||||
digitalIn(i) := upReg( 2+j )(i)
|
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||||||
|
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||||||
( 0 until 9 ).map{ k =>
|
( 0 until 9 ).map{ k =>
|
||||||
when( digitalFilter === k.U ){
|
when( digitalFilter === k.U ){
|
||||||
when( flitTrigger(k) ){
|
when( flitTrigger(k) ){
|
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@@ -214,9 +236,10 @@ trait BackBoardSlvIn { this: BackBoardSlvLocal =>
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|||||||
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||||||
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class DIn16 extends BackBoardSlvLocal
|
class DIn16 extends BackBoardSlvLocal
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with BackBoardSlvStatusLed
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with BackBoardSlvStatusPR
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||||||
with BackBoardSlvIn{
|
with BackBoardSlvIn{
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def gp = 2
|
def gp = 2
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}
|
}
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||||||
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||||||
|
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||||||
@@ -240,172 +263,3 @@ class BackBoardSlvOut16 extends BackBoardSlvLocal{
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|||||||
}
|
}
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||||||
}
|
}
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// trait LocalRegisters { this: BackBoardSlvBase =>
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// val led = IO(Output(UInt(3.W)))
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// val sw = IO( Input(UInt(1.W)))
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// val digitalDir = RegInit(0.U(32.W))
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// val digitalOut = RegInit(0.U(32.W))
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||||||
// val digitalIn = RegInit(VecInit(Seq.fill(32){false.B}))
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||||||
// val digitalFilter = RegInit(0.U(2.W))
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||||||
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||||||
// val clk100usCnt = RegInit(0.U(13.W))
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||||||
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// when( clk100usCnt < 5000.U ){
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||||||
// clk100usCnt := clk100usCnt + 1.U
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||||||
// } .otherwise{
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||||||
// clk100usCnt := 0.U
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||||||
// }
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||||||
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||||||
// for( i <- 0 until 32 ) {
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||||||
// val hiCnt = RegInit( 0.U( 7.W ) )
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||||||
// val loCnt = RegInit( 0.U( 7.W ) )
|
|
||||||
// val toCnt = RegInit( 0.U( 7.W ) )
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||||||
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|
||||||
// when( digitalFilter === "b00".U ){
|
|
||||||
// digitalIn(i) := sw
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|
||||||
// } .elsewhen( digitalFilter === "b01".U ){
|
|
||||||
// when( clk100usCnt === 5000.U ){
|
|
||||||
// when( toCnt === 10.U ){
|
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||||||
// hiCnt := 0.U
|
|
||||||
// loCnt := 0.U
|
|
||||||
// toCnt := 0.U
|
|
||||||
// when( hiCnt >= 8.U & digitalIn(i) === false.B){ digitalIn(i) := true.B }
|
|
||||||
// when( loCnt >= 8.U & digitalIn(i) === true.B) { digitalIn(i) := false.B }
|
|
||||||
// } .elsewhen( toCnt > 10.U ){
|
|
||||||
// hiCnt := 0.U
|
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||||||
// loCnt := 0.U
|
|
||||||
// toCnt := 0.U
|
|
||||||
// } .otherwise{
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|
||||||
// when(sw === true.B) { hiCnt := hiCnt + 1.U }
|
|
||||||
// when(sw === false.B) { loCnt := loCnt + 1.U }
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||||||
// toCnt := toCnt + 1.U
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||||||
// }
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||||||
// }
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||||||
// } .elsewhen( digitalFilter === "b10".U ){
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||||||
// when( clk100usCnt === 5000.U ){
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||||||
// when( toCnt === 40.U ){
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// hiCnt := 0.U
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||||||
// loCnt := 0.U
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||||||
// toCnt := 0.U
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||||||
// when( hiCnt >= 32.U & digitalIn(i) === false.B){ digitalIn(i) := true.B }
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|
||||||
// when( loCnt >= 32.U & digitalIn(i) === true.B) { digitalIn(i) := false.B }
|
|
||||||
// } .elsewhen( toCnt > 40.U ){
|
|
||||||
// hiCnt := 0.U
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||||||
// loCnt := 0.U
|
|
||||||
// toCnt := 0.U
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||||||
// } .otherwise{
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|
||||||
// when(sw === true.B) { hiCnt := hiCnt + 1.U }
|
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||||||
// when(sw === false.B) { loCnt := loCnt + 1.U }
|
|
||||||
// toCnt := toCnt + 1.U
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||||||
// }
|
|
||||||
// }
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||||||
// } .elsewhen( digitalFilter === "b11".U ){
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||||||
// when( clk100usCnt === 5000.U ){
|
|
||||||
// when( toCnt === 80.U ){
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||||||
// hiCnt := 0.U
|
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||||||
// loCnt := 0.U
|
|
||||||
// toCnt := 0.U
|
|
||||||
// when( hiCnt >= 64.U & digitalIn(i) === false.B){ digitalIn(i) := true.B }
|
|
||||||
// when( loCnt >= 64.U & digitalIn(i) === true.B) { digitalIn(i) := false.B }
|
|
||||||
// } .elsewhen( toCnt > 80.U ){
|
|
||||||
// hiCnt := 0.U
|
|
||||||
// loCnt := 0.U
|
|
||||||
// toCnt := 0.U
|
|
||||||
// } .otherwise{
|
|
||||||
// when(sw === true.B) { hiCnt := hiCnt + 1.U }
|
|
||||||
// when(sw === false.B) { loCnt := loCnt + 1.U }
|
|
||||||
// toCnt := toCnt + 1.U
|
|
||||||
// }
|
|
||||||
// }
|
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||||||
// }
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||||||
// }
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||||||
|
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||||||
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||||||
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||||||
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||||||
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||||||
// val pluseCnt = RegInit(0.U(32.W))
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||||||
|
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||||||
// val pluseShift = ShiftRegisters( sw, 3, false.B, true.B )
|
|
||||||
// when( ~pluseShift(2).asBool & pluseShift(1).asBool ){
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||||||
// pluseCnt := pluseCnt + 1.U
|
|
||||||
// }
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|
||||||
|
|
||||||
// val pluseAutoCnt = RegInit(0.U(32.W))
|
|
||||||
// val pluseAutoFre = RegInit(0.U(32.W))
|
|
||||||
// when( clk100usCnt === 5000.U ){
|
|
||||||
// pluseAutoCnt := 0.U
|
|
||||||
// pluseAutoFre := pluseAutoCnt
|
|
||||||
// } .elsewhen( ~pluseShift(2).asBool & pluseShift(1).asBool ){
|
|
||||||
// pluseAutoCnt := pluseAutoCnt + 1.U
|
|
||||||
// }
|
|
||||||
|
|
||||||
// val qeiA = IO(Input(Bool()))
|
|
||||||
// val qeiB = IO(Input(Bool()))
|
|
||||||
|
|
||||||
// val qeiAShift = ShiftRegisters( qeiA, 2, false.B, true.B )
|
|
||||||
// val qeiBShift = ShiftRegisters( qeiB, 3, false.B, true.B )
|
|
||||||
|
|
||||||
// val qeiCnt = RegInit(0.U(32.W))
|
|
||||||
// val qeiAutoCnt = RegInit(0.U(32.W))
|
|
||||||
// val qeiAutoFre = RegInit(0.U(32.W))
|
|
||||||
|
|
||||||
// when( ~qeiBShift(2) & qeiBShift(1) ){
|
|
||||||
// qeiCnt := Mux( qeiAShift(1), qeiCnt + 1.U, qeiCnt - 1.U )
|
|
||||||
// qeiAutoCnt := Mux( qeiAShift(1), qeiCnt + 1.U, qeiCnt - 1.U )
|
|
||||||
// }
|
|
||||||
|
|
||||||
|
|
||||||
// when( clk100usCnt === 5000.U ){
|
|
||||||
// qeiAutoCnt := 0.U
|
|
||||||
// qeiAutoFre := qeiAutoCnt
|
|
||||||
// } .elsewhen( ~qeiBShift(2) & qeiBShift(1) ){
|
|
||||||
// qeiAutoCnt := Mux( qeiAShift(1), qeiAutoCnt + 1.U, qeiAutoCnt - 1.U )
|
|
||||||
// }
|
|
||||||
|
|
||||||
|
|
||||||
// registersRD := Mux1H(Seq(
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 0.U) -> digitalDir,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 1.U) -> digitalIn.asUInt,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 2.U) -> digitalFilter,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 3.U) -> pluseCnt,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 4.U) -> pluseAutoFre,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 5.U) -> qeiCnt,
|
|
||||||
// (upStreamReq.io.latDat.bits.register === 6.U) -> qeiAutoFre,
|
|
||||||
// ))
|
|
||||||
|
|
||||||
// when( upStreamReq.io.latDat.fire & upStreamReq.io.latDat.bits.address(5,1) === io.localHost & upStreamReq.io.latDat.bits.address.extract(0) === 1.U ){
|
|
||||||
// when(upStreamReq.io.latDat.bits.register === 0.U){
|
|
||||||
// digitalDir := upStreamReq.io.latDat.bits.data
|
|
||||||
// }
|
|
||||||
// when(upStreamReq.io.latDat.bits.register === 1.U){
|
|
||||||
// digitalOut := upStreamReq.io.latDat.bits.data
|
|
||||||
// }
|
|
||||||
// when(upStreamReq.io.latDat.bits.register === 2.U){
|
|
||||||
// digitalFilter := upStreamReq.io.latDat.bits.data
|
|
||||||
// }
|
|
||||||
// when(upStreamReq.io.latDat.bits.register === 3.U){
|
|
||||||
// pluseCnt := upStreamReq.io.latDat.bits.data
|
|
||||||
// }
|
|
||||||
// when(upStreamReq.io.latDat.bits.register === 4.U){
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// ;
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// }
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// when(upStreamReq.io.latDat.bits.register === 5.U){
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// qeiCnt := upStreamReq.io.latDat.bits.data
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// }
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// when(upStreamReq.io.latDat.bits.register === 6.U){
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// ;
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// }
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// }
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// led := digitalOut(2,0)
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// // digitalIn := sw
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