Ruige Lee d045705950 spi初始值改为1

2025-08-12 17:54:24 +08:00

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resources

增加顶层的FPGA上的sync输出,修改测试用例

2025-08-11 18:04:46 +08:00

scala

spi初始值改为1

2025-08-12 17:54:24 +08:00

verilog

高云FPGA：dout新检测特性；删除退役的版本

2025-03-12 17:36:10 +08:00