RuigeLee 31213302aa 尝试流片顶层

2023-11-14 17:03:19 +08:00

..

mac

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00

DMA.scala

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00

DMARegisters.scala

尝试DMA通路，接收好

2023-11-09 17:29:33 +08:00

MAC.scala

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00

MacRegisters.scala

编译通过

2023-11-07 15:45:31 +08:00

Parameters.scala

尝试流片顶层

2023-11-14 17:03:19 +08:00

PiPoBuff.scala

定向数据流已清

2023-11-08 15:41:21 +08:00

Robin.scala

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00

Switch.scala

尝试DMA通路，接收好

2023-11-09 17:29:33 +08:00

SwitchMux.scala.bk

解耦rx/txlength，txcrc，后面应该整合tilelink模块，统一dma与mac

2023-10-27 18:27:58 +08:00

SwitchNode.scala

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00

WithSwitch.scala

dma通路完成，可以承载背靠背负载

2023-11-10 15:47:43 +08:00