bacon 4aa6d705f6 备份模拟代码

2026-03-25 17:39:51 +08:00

..

pyutils

增加测试代码，支持vqspi 4, bqspi 5

2026-02-07 10:45:58 +08:00

shinSim

备份模拟代码

2026-03-25 17:39:51 +08:00

testcase

增加测试代码，支持vqspi 4, bqspi 5

2026-02-07 10:45:58 +08:00

testcase_result

增加make testShin_vl的仿真选项,用以支持verilator的仿真;修改测试用例的数据

2026-02-02 10:46:26 +08:00

check_testcase.py

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

gen_pkt_clk.py

修改配套的测试用例和程序,默认上电使用8b10b

2025-10-13 15:56:03 +08:00

gen_pkt_many_dev.py

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

gen_pkt.py

增加shin模拟代码,尚未完成

2026-02-26 18:10:39 +08:00

gen_sim_cdr_clk.py

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

Makefile_vcs

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

shinTest_vcs.f

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

shinTestClk_vcs.f

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

ShinTopBareTb.v

add code comment.

2025-05-15 18:40:26 +08:00

ShinTopSpiTb_clk.v

修改spitb clk, 可以测试cdr的偏移

2025-10-17 20:31:23 +08:00

ShinTopSpiTb.v

增加shin模拟代码,尚未完成

2026-02-26 18:10:39 +08:00

SimCDRTb.v

优化信号线命名negedge_sck

2025-10-01 08:41:43 +08:00

SlaveParserTb.v

上行转发写入正确

2025-04-14 17:53:04 +08:00

test_filter.py

降低采样缓冲区的数据缓冲量

2025-08-24 17:58:22 +08:00