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for ( i = 0; i < DP; i = i + 1 ) begin if ( mem0[i*4+0] || mem0[i*4+1] || mem0[i*4+2] || mem0[i*4+3] ) begin `MEM0[i] = {mem0[i*4+3], mem0[i*4+2], mem0[i*4+1], mem0[i*4+0]}; end else begin `MEM0[i] = 32'h0; end // $display("MEM0[%d] = %h", i, `MEM0[i]); end $readmemh("./tb/sw/build/slvTest.verilog", mem1); for ( i = 0; i < DP; i = i + 1 ) begin if ( mem1[i*4+0] || mem1[i*4+1] || mem1[i*4+2] || mem1[i*4+3] ) begin `MEM1[i] = {mem1[i*4+3], mem1[i*4+2], mem1[i*4+1], mem1[i*4+0]}; end else begin `MEM1[i] = 32'h0; end end $readmemh("./tb/sw/build/slvTest.verilog", mem2); for ( i = 0; i < DP; i = i + 1 ) begin if ( mem2[i*4+0] || mem2[i*4+1] || mem2[i*4+2] || mem2[i*4+3] ) begin `MEM2[i] = {mem2[i*4+3], mem2[i*4+2], mem2[i*4+1], mem2[i*4+0]}; end else begin `MEM2[i] = 32'h0; end end $readmemh("./tb/sw/build/slvTest.verilog", mem3); for ( i = 0; i < DP; i = i + 1 ) begin if ( mem3[i*4+0] || mem3[i*4+1] || mem3[i*4+2] || mem3[i*4+3] ) begin `MEM3[i] = {mem3[i*4+3], mem3[i*4+2], mem3[i*4+1], mem3[i*4+0]}; end else begin `MEM3[i] = 32'h0; end end end endmodule