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78810c5a5e
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修正python生成包的顺序错误,导致硬件发包错误
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2026-02-03 16:14:41 +08:00 |
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Ruige Lee (WSL)
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21bc57e9a7
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优化信号线命名negedge_sck
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2025-10-01 08:41:43 +08:00 |
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9530ede4e1
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大部分测试用例通过
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2025-09-22 13:12:28 +08:00 |
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2c1627b215
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修改测试用例,SPI/QSPI的测试用例应该过了
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2025-09-22 00:58:34 +08:00 |
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8112262d09
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修改仿真的顶层文件，适配最新的spi，貌似还是不能工作
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2025-09-19 00:08:52 +08:00 |
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cb0423e5ed
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增加用例的注释
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2025-09-17 22:00:44 +08:00 |
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db799c5622
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增加代码，测试0xa的命令，方向正确，需要综合到FPGA平台上进一步测试。
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2025-09-17 21:55:53 +08:00 |
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aa28113c07
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增加0xa协议子报文的测试,因为与时间相关,测试范围还较窄,目前仅仅是冒烟测试,貌似是过关的.
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2025-09-17 14:40:15 +08:00 |
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497c248507
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增加新的寄存器测试用例
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2025-09-11 10:36:30 +08:00 |
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47897f321b
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修正测试用例
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2025-09-10 00:53:55 +08:00 |
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58b65da129
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增加8b10b的测试用例，并与4b5b共享测试用例
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2025-09-09 01:21:02 +08:00 |
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34b7576f15
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解决了base.tc27的中断清除问题
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2025-09-03 19:08:48 +08:00 |
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11c6a613c7
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修改测试用例的bug
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2025-09-03 19:08:48 +08:00 |
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8f19b20926
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合并修改
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2025-09-03 19:08:48 +08:00 |
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c71f155de7
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分个运行测试用例基本测试通过，先备份测试用例的新修改
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2025-09-03 00:23:32 +08:00 |
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6d6e07346b
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增加主站的同步输出
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2025-08-28 10:49:58 +08:00 |
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4979a10a72
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配置测试环境
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2025-08-28 10:16:55 +08:00 |
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39a3f01936
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增加测试用例
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2025-08-28 09:59:15 +08:00 |
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c69acb4bf0
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sync不能工作,已确认,需要检查代码
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2025-08-26 20:35:21 +08:00 |
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dc67fee68e
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增加新的测试用例,仿真实际中的情况
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2025-08-22 18:07:17 +08:00 |
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46f0ba9e19
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增加新的测试用例,测试通过
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2025-08-13 16:10:58 +08:00 |
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26e4426565
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根据讨论,主站由于不能屏蔽嗅探包带来的线路影响;考虑在嗅探包之后补一个广播包;然后再进行同步.同时,在有多个子包的情况下,同步包应放到最开始.
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2025-08-13 15:46:45 +08:00 |
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361170cc64
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增加新测试用例
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2025-08-13 13:34:34 +08:00 |
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f20604892a
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增加sync下的测试用例
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2025-08-13 09:23:38 +08:00 |
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12a142bf2e
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修改了默认的接口，部分测试用例以及接口代码，需要修改。
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2025-08-13 00:30:21 +08:00 |
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dc96f16e45
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增加代码清0统计寄存器
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2025-08-05 11:27:13 +08:00 |
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952d2c4355
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为SYNC测试用例增加清除中断\设置中断的代码
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2025-08-05 11:02:30 +08:00 |
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f6605413ea
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整理sync的测试用例
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2025-08-05 10:56:40 +08:00 |
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5566d35f1e
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修正测试用例
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2025-08-05 10:00:46 +08:00 |
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594c8d70d9
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增加代码,调试sync测试用例
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2025-08-04 19:19:08 +08:00 |
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9bfb5f919e
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备份代码,尚未测试,实现全自动化生成verilog测试代码
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2025-08-02 15:59:42 +08:00 |
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9cf5346b3d
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初步实现python生成测试用例，并挂接.v文件，无需手工写.v文件
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2025-07-30 22:59:06 +08:00 |
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4266c4355f
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测试用例分散到各个文件中去,避免一个文件过大
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2025-07-30 15:50:16 +08:00 |
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