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806b27474f
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按照最新得提交，已经仿真成功
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2025-09-07 00:42:46 +08:00 |
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dd6e2548a1
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增加ShinRelease发布命令行
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2025-09-07 00:31:28 +08:00 |
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8a7e4981fb
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将vcs仿真流程修正得更好
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2025-09-07 00:10:57 +08:00 |
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RuigeLee
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4a21e4b2ba
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修复接线错误
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2025-09-06 23:02:10 +08:00 |
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0b0a42afb0
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使用vcs编译通过,还有一些琐细的问题要解决
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2025-09-06 20:25:56 +08:00 |
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ed128f8ca3
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增加vcs下仿真文件，尚未调试通过，仅备份
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2025-09-06 20:03:45 +08:00 |
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0f33da4085
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更新测试数据
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2025-09-06 19:07:10 +08:00 |
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0b88e669a3
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增加异频异相时钟的相位参数
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2025-09-06 18:18:50 +08:00 |
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9b5848e1d7
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将波形输出改为fst格式
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2025-09-06 17:50:17 +08:00 |
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6e1232be94
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从版本库里把base.tc30捞回来
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2025-09-06 16:39:20 +08:00 |
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65322ba838
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保存合并后的测试解决方案,尚未完全验证
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2025-09-06 16:10:49 +08:00 |
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0c76190720
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整理测试用例
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2025-09-06 15:51:04 +08:00 |
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d9da8fe7db
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修正测试用例
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2025-09-06 15:20:35 +08:00 |
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e0c0bf1437
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修改测试寄存器的用例
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2025-09-06 15:20:35 +08:00 |
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RuigeLee
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ff7aba38ad
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拆分CDRIn为采样部分和axis部分；调整层次结构，仅将cdrInSample放在顶层；放置3组CDRInSample，使用寄存器选择
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2025-09-06 11:07:41 +08:00 |
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RuigeLee
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ac118289b2
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修复语法错误
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2025-09-05 19:30:35 +08:00 |
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RuigeLee
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4bc5e2927e
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修改key策略
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2025-09-05 17:15:04 +08:00 |
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RuigeLee
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d5523eaa46
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Merge branch 'feature/clk3_shift_allow' into mp_eb_dev
# Conflicts:
# src/main/scala/backBoard/ebus/CDRIn.scala
# tb/shinTest/ShinTopSpiTb.v
# tb/shinTest/gen_pkt.py
# tb/shinTest/testcase/base.py
# tb/shinTest/testcase/environment.py
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2025-09-05 16:01:52 +08:00 |
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RuigeLee
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7ec88aa3a7
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Merge branch 'feature/8b10b' into mp_eb_dev
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2025-09-05 15:43:02 +08:00 |
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RuigeLee
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7b3b4c010d
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8B10B正负相写反
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2025-09-05 15:39:17 +08:00 |
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RuigeLee
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e9bc1d1e18
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cdrin的preamble连续监控10个cycle
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2025-09-05 15:09:52 +08:00 |
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RuigeLee
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adb1d9c1c8
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4b5b 8b10b接线完成
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2025-09-05 12:55:32 +08:00 |
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5f510d53e1
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修正测试用例,贴和最新的SM提交和回退机制
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2025-09-05 11:22:56 +08:00 |
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RuigeLee
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26344d60cd
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写完编解码模块
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2025-09-05 11:11:01 +08:00 |
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RuigeLee
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b1825607ab
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修复中断丢脉冲问题，但每次脉冲宽度比设置多一拍
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2025-09-05 09:58:43 +08:00 |
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RuigeLee
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f609945a6a
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8b10b编码完成
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2025-09-05 09:35:29 +08:00 |
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e85cc56421
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提交新的测试用例
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2025-09-05 09:30:47 +08:00 |
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fb5bbad641
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打开emmu.tc19,可能存在bug
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2025-09-04 18:55:50 +08:00 |
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RuigeLee
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8a29acf4b8
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require是多余约束
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2025-09-04 16:40:07 +08:00 |
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RuigeLee
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4dd1841921
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cPtr需要同步复位
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2025-09-04 16:33:24 +08:00 |
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RuigeLee
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0b7bd505ba
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b5b6编码表
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2025-09-04 16:25:54 +08:00 |
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976a2674aa
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修改测试用例
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2025-09-04 16:22:14 +08:00 |
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RuigeLee
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3a1edf1527
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Merge remote-tracking branch 'origin/bugfix/syncRegUpdate' into mp_eb_dev
# Conflicts:
# tb/shinTest/gen_pkt.py
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2025-09-04 11:41:56 +08:00 |
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b856a171aa
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增加测试用例，测试SM的错误回退特性
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2025-09-04 06:50:15 +08:00 |
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34b7576f15
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解决了base.tc27的中断清除问题
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2025-09-03 19:08:48 +08:00 |
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4b0e81f8f2
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修正复位电路
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2025-09-03 19:08:48 +08:00 |
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11c6a613c7
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修改测试用例的bug
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2025-09-03 19:08:48 +08:00 |
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8f19b20926
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合并修改
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2025-09-03 19:08:48 +08:00 |
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Ruige Lee
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6c56499f82
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主站发送的应该是加了offset的timestamp（reco）；softreset应该同步后输入异步口
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2025-09-03 19:08:48 +08:00 |
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0bd2191291
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打开同步的测试用例
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2025-09-03 19:08:48 +08:00 |
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32beac196b
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合并修改
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2025-09-03 19:08:48 +08:00 |
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RuigeLee
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cfed03b609
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增加主站offset寄存器用于多个主站校准时间
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2025-09-03 19:08:48 +08:00 |
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RuigeLee
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77da3d0507
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同步校准+spi lvds写入确认
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2025-09-03 19:08:48 +08:00 |
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RuigeLee
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1739cdb2a7
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删除localpoint和localperoid和中断2
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2025-09-03 19:08:48 +08:00 |
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RuigeLee
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6cf1e21774
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SM除错使用commit指针策略，需要测试覆盖1）一个包中同时写入操作0~4个sm的1~4个元素后出错，是否对后续SM操作发生影响，2）尝试在SM空时读，尝试在SM满时写，是否会对后续提交操作产生影响 3）寄存器0x538记录的时间不会区分是否是错误包4）在前述多次复杂操作后寄存器0x301的计数是否正常 5）从spi侧写入是否正常 6）主站写入的包错误将不会判断
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2025-09-03 18:04:10 +08:00 |
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RuigeLee
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32b73b8c93
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lvds读取锁，暂时只锁了ebmmu，sync相关寄存器需要等分支合并
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2025-09-03 16:26:58 +08:00 |
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790216d6e9
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修正复位电路
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2025-09-03 16:21:37 +08:00 |
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c14a3a5f4d
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修改测试用例的bug
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2025-09-03 16:02:00 +08:00 |
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c88046b5eb
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修改新的测试用例
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2025-09-03 16:02:00 +08:00 |
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Ruige Lee
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5776b9a7ad
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主站发送的应该是加了offset的timestamp（reco）；softreset应该同步后输入异步口
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2025-09-03 15:51:28 +08:00 |
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