diff --git a/src/main/scala/backBoard/Dout16.scala b/src/main/scala/backBoard/Dout16.scala
index 3ba70af..23e8983 100644
--- a/src/main/scala/backBoard/Dout16.scala
+++ b/src/main/scala/backBoard/Dout16.scala
@@ -31,11 +31,11 @@ with BackBoardSlvOut16{
   LED_ERR := v24Det
 
   when( isCrcPass & downRegTemp(0)(3,0) === 0.U ){
-    outReg := Cat(downRegTemp(3), downRegTemp(2))
+    outReg := Cat(downRegTemp(13), downRegTemp(12))
   }
-  when( isCrcPass & downRegTemp(0)(3,0) === 1.U & downRegTemp(2).extract(0) ){
-    mthodReg := Cat(downRegTemp(3), downRegTemp(2))
-    valueReg := Cat(downRegTemp(5), downRegTemp(4))
+  when( isCrcPass & downRegTemp(0)(3,0) === 0.U ){
+    mthodReg := Cat(downRegTemp(9), downRegTemp(8))
+    valueReg := Cat(downRegTemp(11), downRegTemp(10))
   }
 
   outRegSync := RegEnable( outReg, 0.U, isUpdate )