ruige/eb001
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#	tb/shinTest/ShinTopSpiTb.v
#	tb/shinTest/testcase_result/base_tc06_result.log
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Ruige Lee
2025-08-11 16:13:26 +08:00
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commit eefa793c11
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21
src/main/scala/backBoard/shin/Interface.scala
View File

@@ -42,6 +42,8 @@ class CommonRegisterBundle extends Bundle{
val spiSel = UInt(2.W)
val uniCode = UInt(64.W)
val softResetCode = Vec(4, UInt(8.W))
val intEnable = UInt(32.W)
@@ -195,6 +197,9 @@ class InterfaceIO extends Bundle{
val latchPin = Input(Vec(2, Bool()))
val isPoReset = Output(Bool())
val hwSerial = Input(UInt(48.W))
val uniCode = Input(UInt(64.W))
}
@@ -232,7 +237,11 @@ abstract class InterfaceBase extends Module{
((0 until 6).map{ i =>
(addr === ("h2".U(16.W) + i.U) ) -> cReg.hwSerial( 8*i+7,8*i+0 )
}) ++
((0 until 8).map{ i =>
(addr === ("h10".U(16.W) + i.U) ) -> cReg.uniCode( 8*i+7,8*i+0 )
}) ++
Seq(
(addr === "h8".U ) -> cReg.busRate( 7,0 ),
(addr === "h9".U ) -> cReg.spiSel,
@@ -588,14 +597,7 @@ trait InterfaceMCUop{ this: InterfaceBase =>
cReg.mstOrSlv := RegEnable( dataw(1,0), 0.U, isEnW & addrw === "h0".U & cReg.mstOrSlv === 0.U )
cReg.hwVersion := RegEnable( dataw , "hF0".U, isEnW & addrw === "h1".U & cReg.mstOrSlv === 0.U )
cReg.hwSerial :=
Cat(
(0 until 6).map{ i =>
RegEnable( dataw, "haa".U, isEnW & addrw === ("h2".U(16.W) + i.U) & cReg.mstOrSlv === 0.U )
}.reverse
)
cReg.busRate := RegEnable( dataw, "h55".U, isEnW & addrw === "h8".U & cReg.mstOrSlv === 0.U )
cReg.spiSel := RegEnable( dataw(1,0), 0.U, isEnW & addrw === "h9".U & cReg.mstOrSlv === 0.U )
@@ -1382,6 +1384,9 @@ with InterfaceWdt
with InterfaceSystem
with InterfaceEvent
{
cReg.hwVersion := "h1".U
cReg.hwSerial := io.hwSerial
cReg.uniCode := io.uniCode
io.txReq.bits.txSM := mReg.txSM

16
src/main/scala/backBoard/shin/ShinTop.scala
View File

@@ -30,6 +30,8 @@ class ShinTopIO extends Bundle{
val interrupt = Output(Bool())
val latchPin = Input(Vec(2, Bool()))
val hwSerial = Input(UInt(48.W))
val uniCode = Input(UInt(64.W))
}
@@ -58,6 +60,8 @@ abstract class ShinTopBase extends Module{
val interface = Module(new Interface)
interface.io.latchPin := io.latchPin
interface.io.uniCode := io.uniCode
interface.io.hwSerial := io.hwSerial
interface.io.intTransEnd(0) := downCDRIn.io.axis.fire & downCDRIn.io.axis.bits.tlast
interface.io.intTransEnd(1) := downCDROut.io.axis.fire & downCDROut.io.axis.bits.tlast
@@ -354,12 +358,12 @@ trait ShinTopSlave{ this: ShinTopBase =>
}
slaveParser.io.intHWClr(0) := interface.io.intHWClr(0)
slaveParser.io.intHWClr(1) := interface.io.intHWClr(1)
downCDRIn.reset := reset.asBool | interface.io.intHWClr(0)
upCDRIn.reset := reset.asBool | interface.io.intHWClr(1)
downCDROut.reset := reset.asBool | interface.io.intHWClr(0)
upCDROut.reset := reset.asBool | interface.io.intHWClr(1)
slaveParser.io.intHWClr(0) := interface.io.intHWTrig(0) & interface.io.intHWClr(0)
slaveParser.io.intHWClr(1) := interface.io.intHWTrig(1) & interface.io.intHWClr(1)
downCDRIn.reset := reset.asBool | ( interface.io.intHWTrig(0) & interface.io.intHWClr(0) )
upCDRIn.reset := reset.asBool | ( interface.io.intHWTrig(1) & interface.io.intHWClr(1) )
downCDROut.reset := reset.asBool | ( interface.io.intHWTrig(0) & interface.io.intHWClr(0) )
upCDROut.reset := reset.asBool | ( interface.io.intHWTrig(1) & interface.io.intHWClr(1) )
interface.io.lvds <> slaveParser.io.lvds

8
src/main/scala/backBoard/shin/SlaveParser.scala
View File

@@ -991,11 +991,11 @@ with SlaveParserProbe{
io.intHWTrig(0) := downRecParser.io.isError
io.intHWTrig(1) := upRecParser.io.isError
downRecParser.reset := reset.asBool | io.intHWClr(0)
downSendGen.reset := reset.asBool | io.intHWClr(0)
downRecParser.reset := reset.asBool | (downRecParser.io.isError & io.intHWClr(0))
downSendGen.reset := reset.asBool | (downRecParser.io.isError & io.intHWClr(0))
upRecParser.reset := reset.asBool | io.intHWClr(1)
upSendGen.reset := reset.asBool | io.intHWClr(1)
upRecParser.reset := reset.asBool | (upRecParser.io.isError & io.intHWClr(1))
upSendGen.reset := reset.asBool | (upRecParser.io.isError & io.intHWClr(1))
io.downRecStat := downRecParser.io.stat
io.upRecStat := upRecParser.io.stat

2
tb/shinTest/gen_pkt.py
View File

@@ -56,7 +56,7 @@ if __name__ == '__main__':
#add_tc_2_runlist(ebmmu.tc5())
#add_tc_2_runlist(ebmmu.tc6())
#add_tc_2_runlist(ebmmu.tc7())
#add_tc_2_runlist(ebmmu.tc8())
add_tc_2_runlist(ebmmu.tc8())
#add_tc_2_runlist(ebmmu.tc9())
#add_tc_2_runlist(ebmmu.tc10())
#add_tc_2_runlist(ebmmu.tc11())

20
tb/shinTest/testcase_result/base_tc06_result.log
View File

@@ -11,18 +11,18 @@
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