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Ruige Lee
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91
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@@ -0,0 +1,91 @@
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# Shin(新)总线设计
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## ShinTop 顶层模块
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### 例化模块
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* slaveParser 从站解析模块
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* masterParser 主站解析模块
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* downCDRIn 下行CDR接收模块
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* upCDRIn 上行CDR接收模块
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* downCDROut 下行CDR发送模块
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* upCDROut 上行CDR发送模块
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* interface 寄存器逻辑控制模块
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* sram 分别为8个SM例化4个或2个2k SRAM用于sram FIFO
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```
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val sram = Seq(
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for( _ <- 0 until 4 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 4 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 4 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 4 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 2 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 2 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 2 ) yield { Module(new ShareSRAM2k) },
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for( _ <- 0 until 2 ) yield { Module(new ShareSRAM2k) },
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)
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```
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* smUnit SM的控制模块
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## SlaveParser从站解析模块
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### 例化模块
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#### SlaveRecParser 接收解析器
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* downRecParser 下行接收解析器
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* upRecParser 上行接收解析器
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##### 状态机
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* 0：STATE_IDLE 空闲
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* 1：STATE_HEADER 包头
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* 2：STATE_SUBMSG_HEADER 子报文头
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* 3：STATE_PAYLOAD_DATA 子报文数据
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* 4：STATE_CRC CRC校验
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* 5：STATE_ERROR 错误状态
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* 6：STATE_WAIT 等待状态
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##### 逻辑及行为
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* STATE_IDLE 在空闲态，等待接收CDR解析后的axis格式数据，当valid从低跳高，进入STATE_HEADER，否则一直保持在STATE_IDLE
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* STATE_HEADER
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- 等待axis的fire`io.rec.fire`，否则保持STATE_HEADER，无动作
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- 检查tlast不应该出现`io.rec.bits.tlast`，否则进入STATE_ERROR **（测试点）**
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- 检查长度计数到达4-1，否则保持STATE_HEADER
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+ 将包头信息装填入`frameHeader`寄存器
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- 长度计数到达4-1的同时检查`frameHeader.frameStyle`
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+ 常规包 FRAME_STYLE_COMMON 则进入 STATE_SUBMSG_HEADER
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+ 嗅探包 FRAME_STYLE_PROBE 则进入 STATE_CRC
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+ 其它则进入STATE_ERROR **（测试点：会不会影响xxSendGen的行为）**
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+ 使用`io.frameReq`通知上层模块SlaveParser接收包的到来
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* STATE_SUBMSG_HEADER
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- 等待axis的fire`io.rec.fire`，否则保持STATE_SUBMSG_HEADER，无动作
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- 检查tlast不应该出现`io.rec.bits.tlast`，否则进入STATE_ERROR **（测试点）**
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- 检查长度计数到达7-1，否则保持STATE_SUBMSG_HEADER
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+ 将子报文头信息装填入`subMsgHeader`寄存器
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- 长度计数到达7-1时，进入STATE_PAYLOAD_DATA
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+ 使用`io.subMsgReq`通知上层模块SlaveParser子报文的到来
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* STATE_PAYLOAD_DATA
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- 等待axis的fire`io.rec.fire`，否则保持STATE_PAYLOAD_DATA，无动作
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- 检查tlast不应该出现`io.rec.bits.tlast`，否则进入STATE_ERROR **（测试点）**
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- 检查io.data的数据流是否被外部fifo拒绝`isDataRejErr`，若fifo上溢出进入STATE_ERROR **（测试点）**
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- 检查子报文长度计数`frameLenCnt`是否到达子报文头说明长度-1 `subMsgHeader.length - 1.U`
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+ 未到达，保持STATE_PAYLOAD_DATA
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+ 已到达，进一步检查帧长度`frameLenCnt`是否达到总报文头说明长度-1 `frameHeader.frameLenAim - 1.U`
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* 未到达，进入STATE_SUBMSG_HEADER处理下一个子报文
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* 已到达，进入STATE_CRC做最后CRC校验
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+ 将子报文负载数据通过io.data传输给上层SlaveParser存入down/up RecFifo 的pingpong缓冲区，准备用于发送转发
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* STATE_CRC
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- 等待axis的fire`io.rec.fire`和`io.rec.bits.tlast`，否则保持STATE_CRC **（测试点：超长时间tlast不到来）**
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- 等待长度计数等于4-1时刻，同时检查`isCrcPass`，若检查通过，回到STATE_IDLE,否则到STATE_ERROR **（测试点：tlast在计数4-1之前到来；tlast在计数4-1之后到来）**
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* STATE_ERROR
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- 在该状态`io.isError`保持为高，持续触发interface中的 下行/上行 接收错误中断
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- 当interface写清对应中断时，通过`io.resp`让状态机回到STATE_IDLE
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#### 发送生成器
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* downSendGen 下行发送生成器
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* upSendGen 上行发送生成器
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@@ -91,12 +91,11 @@ abstract class SlaveParserBase extends Module{
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val STATE_IDLE = 0.U //空闲
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val STATE_HEADER = 1.U //长度/ /保留2bits //包类型
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val STATE_HEADER = 1.U //包头
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val STATE_SUBMSG_HEADER = 2.U //子报文头
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val STATE_PAYLOAD_DATA = 3.U //子报文数据
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val STATE_CRC = 4.U //CRC校验
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val STATE_ERROR = 5.U //
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val STATE_WAIT = 6.U
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@@ -297,8 +296,6 @@ abstract class SlaveParserBase extends Module{
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downRecFifo(0).io.deq <> downSendGen.io.data(0)
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downRecFifo(1).io.deq <> downSendGen.io.data(1)
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downRecParser.io.resp := ( downRecParser.io.stateCurr === STATE_WAIT ) & (~isDownSubMsgValid(0) & ~isDownSubMsgValid(1))
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//子报文上行发送
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@@ -332,8 +329,6 @@ abstract class SlaveParserBase extends Module{
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upRecFifo(0).io.deq <> upSendGen.io.data(0)
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upRecFifo(1).io.deq <> upSendGen.io.data(1)
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upRecParser.io.resp := ( upRecParser.io.stateCurr === STATE_WAIT ) & (~isUpSubMsgValid(0) & ~isUpSubMsgValid(1))
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}
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@@ -27,12 +27,11 @@ class SlaveRecParser extends Module{
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val crc = Module(new crc32_8)
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val STATE_IDLE = 0.U //空闲
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val STATE_HEADER = 1.U //长度/ /保留2bits //包类型
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val STATE_SUBMSG_HEADER = 2.U //子报文设备索引 //子报文类型
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||||
val STATE_HEADER = 1.U //包头
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||||
val STATE_SUBMSG_HEADER = 2.U //子报文头
|
||||
val STATE_PAYLOAD_DATA = 3.U //子报文数据
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||||
val STATE_CRC = 4.U //CRC校验
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||||
val STATE_ERROR = 5.U //
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||||
val STATE_WAIT = 6.U
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val stateNext = Wire(UInt(4.W)); io.stateNext := stateNext
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@@ -185,7 +184,6 @@ class SlaveRecParser extends Module{
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Mux( lengthCnt === (4 - 1).U & isCrcPass, STATE_IDLE, STATE_ERROR ), STATE_CRC
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),
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( stateCurr === STATE_ERROR ) -> Mux( io.resp, STATE_IDLE, STATE_ERROR ),
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( stateCurr === STATE_WAIT ) -> Mux( io.resp, STATE_IDLE, STATE_WAIT )
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))
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