FSMC跑测试

src/main/verilog/backBoardMstTop.v

@@ -12,19 +12,18 @@ module master_top(
   output lvds_down_dout_p,
   output lvds_down_dout_n,
 
-  input  [15:0] io_FSMC_dataIn,
-  output [15:0] io_FSMC_dataOut,
-  output        io_FSMC_dataOEn,
-  input         io_FSMC_ce,
-  input         io_FSMC_oe,
-  input         io_FSMC_we,
-  input         io_FSMC_adv,
+  inout  [15:0] io_FSMC_AD,
 
-  output cdrErr ,
-  output crcErr ,
-  output linkErr
+  input         io_FSMC_cs,
+  input         io_FSMC_rd,
+  input         io_FSMC_wr,
+  input         io_FSMC_adv
 );
 
+wire [15:0] io_FSMC_ADIn;
+wire [15:0] io_FSMC_ADOut;
+wire        io_FSMC_ADOEn;
+
 wire clk_400m;
 wire clk_400m_a;
 wire clk_100m;
@@ -125,12 +124,12 @@ CLKDIV Inst5_CLKDIVC(
 
 
 BackBoardMst i_BackBoardMst(
-    .io_FSMC_dataIn(io_FSMC_dataIn),
-    .io_FSMC_dataOut(io_FSMC_dataOut),
-    .io_FSMC_dataOEn(io_FSMC_dataOEn),
-    .io_FSMC_ce(io_FSMC_ce),
-    .io_FSMC_oe(io_FSMC_oe),
-    .io_FSMC_we(io_FSMC_we),
+    .io_FSMC_ADIn (io_FSMC_ADIn),
+    .io_FSMC_ADOut(io_FSMC_ADOut),
+    .io_FSMC_ADOEn(io_FSMC_ADOEn),
+    .io_FSMC_cs(io_FSMC_cs),
+    .io_FSMC_rd(io_FSMC_rd),
+    .io_FSMC_wr(io_FSMC_wr),
     .io_FSMC_adv(io_FSMC_adv),
 
     .reset(~rst_n),
@@ -142,16 +141,21 @@ BackBoardMst i_BackBoardMst(
     .io_ides_fclk(clk_400m_a),
 
     .io_lvds_down_dout(lvds_down_dout),
-    .io_lvds_up_din(lvds_up_din),
-
-    .io_cdrErr (cdrErr),
-    .io_crcErr (crcErr),
-    .io_linkErr(linkErr)
+    .io_lvds_up_din(lvds_up_din)
 );
 
 
 
-
+ generate
+   for( genvar i = 0; i < 16; i = i + 1 ) begin
+     IOBUF uut(
+       .O(io_FSMC_ADIn[i]),
+       .IO(io_FSMC_AD[i]),
+       .I(io_FSMC_ADOut[i]),
+       .OEN(~io_FSMC_ADOEn)
+     );
+   end
+ endgenerate
 
 
 endmodule