FSMC跑测试
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RuigeLee
@@ -109,13 +109,13 @@ class BackBoardMstBase extends Module{ //10M
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trait BackBoardMstFSMC{ this: BackBoardMstBase =>
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val isRegRefleshFlip = withClockAndReset( io.ides_pclk.asClock, reset ){ RegInit(false.B) }
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val wrRegAddr = withClockAndReset( io.ides_pclk.asClock, reset ){ Reg(UInt(10.W)) }
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val wrRegData = withClockAndReset( io.ides_pclk.asClock, reset ){ Reg(UInt(16.W)) }
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val isRegRefleshFlip = withClockAndReset( io.ides_pclk.asClock, reset ){ RegInit(false.B) } //100M
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val wrRegAddr = withClockAndReset( io.ides_pclk.asClock, reset ){ Reg(UInt(10.W)) } //100M
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val wrRegData = withClockAndReset( io.ides_pclk.asClock, reset ){ Reg(UInt(16.W)) } //100M
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withClockAndReset( io.ides_pclk.asClock, reset ){//100M
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mirrorDown.io.clockw := io.ides_pclk.asBool
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mirrorUp.io.clockr := io.ides_pclk.asBool
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mirrorDown.io.clockw := io.ides_pclk.asBool //100M
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mirrorUp.io.clockr := io.ides_pclk.asBool //100M
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val fsmcCSSync = ShiftRegisters( io.FSMC.cs, 3, false.B, true.B )
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val fsmcRDSync = ShiftRegisters( io.FSMC.rd, 3, false.B, true.B )
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@@ -137,6 +137,7 @@ trait BackBoardMstFSMC{ this: BackBoardMstBase =>
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mirrorDown.io.enw := isAccessSRAM & ~fsmcCSWRSync(2) & fsmcCSWRSync(1)
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mirrorDown.io.addrw := activeAddr
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mirrorDown.io.dataw := io.FSMC.ADIn
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@@ -188,9 +189,9 @@ trait BackBoardMstFSMC{ this: BackBoardMstBase =>
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val isChkRegReflesh = RegInit(false.B)
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when( isChkRegReflesh =/= isRegRefleshFlip ){
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when( wrRegAddr === 1.U ){
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ctrlTransmit := wrRegData.extract(5)
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isChkRegReflesh := ~isChkRegReflesh
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when( wrRegAddr === 0.U ){
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when( wrRegData.extract(4) ){
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statusCDRErr := false.B
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}
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@@ -200,9 +201,22 @@ trait BackBoardMstFSMC{ this: BackBoardMstBase =>
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when( wrRegData.extract(2) ){
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statusLinkErr := false.B
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}
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}
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when( wrRegAddr === 1.U ){
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ctrlTransmit := wrRegData.extract(5)
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ctrlSynch := wrRegData.extract(1)
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ctrlInit := wrRegData.extract(0)
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when( wrRegData.extract(0) ){
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ctrlInit := true.B
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statusSynch := false.B
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statusInit := false.B
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}
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}
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}
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@@ -476,18 +490,14 @@ trait BackBoardMstLVDSError{ this: BackBoardMstLVDSBase =>
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when( lvdsMst.io.closed_loop_err ){
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slvOffLine := lvdsMst.io.link_err_location(5,0)
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statusLinkErr := true.B
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statusSynch := false.B
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statusInit := false.B
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}
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when( lvdsMst.io.upstream_cdr_err ){
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statusCDRErr := true.B
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ctrlTransmit := false.B
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}
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when( lvdsMst.io.upstream_crc_valid & lvdsMst.io.upstream_crc_err ){
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statusCRCErr := true.B
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ctrlTransmit := false.B
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}
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}
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@@ -2,22 +2,35 @@
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## 用户接口
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* 地址线 addr 10比特位宽
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* 数据线 data 16比特位宽
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* 读使能 OEN 负逻辑
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* 写使能 WEN 负逻辑
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* 片选 CEN 负逻辑
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使用要求：在保持其它信号稳定后，最后改变CEN为低，在至少20ns以后将CEN置高，之后方可改变其它信号
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* 数据地址线 AD 16比特位宽
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* 地址锁存 ADV 正逻辑
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* 读使能 WR 正逻辑
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* 写使能 WR 正逻辑
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* 片选 CS 正逻辑
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使用要求：地址锁存时ADV保持高至少30ns， 写入时CS,WR保持高至少30ns，读出时CS,RD保持高至少30ns方可读取数据线上数据
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### 内存空间映射
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* 总线上最多允许挂载32个从站，每个从站有8bits*16个下行寄存器（只写），8bits*16个上行寄存器（只读）
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* 当地址线第10比特为低时，FSMC访问（只读或者只写）从站镜像寄存器（以8比特形式组织），理论上地址空间支持64个从站，当前要求只访问前32个从站
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- 通过16比特写用户接口 0x00 ~ 0x07, 可以将数据同步写入到从站0的16个下行寄存器（只写）中，后续从站地址按序分配
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- 通过16比特读用户接口 0x00 ~ 0x07, 可以将数据同步写入到从站0的16个上行寄存器（只读）中，后续从站地址按序分配
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* 当地址线第10比特为高时，FSMC通过地址9到0比特访问（可读可写）主站寄存器全部定义为16比特
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- 0x00 控制状态，预留
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- 0x01 配置从栈数量，允许配置（0~31）对应1~32个从站
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* 总线上最多允许挂载64个从站，每个从站有8bits*32个下行寄存器（只写），8bits*32个上行寄存器（只读）
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* 当地址线第11比特(AD[10])为低时，FSMC访问（只读或者只写）从站镜像寄存器（以8比特形式组织），
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- 通过16比特写用户接口 0x00 ~ 0x1F, 可以将数据同步写入到从站0的16个下行寄存器（只写）中，后续从站地址按序分配
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- 通过16比特读用户接口 0x00 ~ 0x1F, 可以将数据同步写入到从站0的16个上行寄存器（只读）中，后续从站地址按序分配
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* 当地址线第11比特(AD[10])为高时，FSMC通过地址9到0比特访问（可读可写）主站寄存器全部定义为16比特
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- 0x00 控制状态，
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+ statusCDRErr: 第4比特，表示LVDS总线发生CDR解析错误，写1清零
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+ statusCRCErr: 第3比特，表示LVDS总线发生传输CRC错误，写1清零
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+ statusLinkErr: 第2比特，表示LVDS总线发生从站掉线，写1清零
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+ statusSynch: 第1比特，表示LVDS总线各个从站已经同步，初始化完成时且ctrlSynch为高自动置高，手动将ctrlInit置高时自动置低
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+ statusInit: 第0比特，表示LVDS总线已经初始化，初始化完成时自动置高，手动将ctrlInit置高时自动置低
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- 0x01 操作寄存器
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+ ctrlTransmit: 第5比特，手动写入1将触发LVDS总线传输，传输完成将自动清零
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+ ctrlSynch: 第1比特，手动写入1表示初始化的同时同步所有从站
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+ ctrlInit: 第0比特，手动写入1将触发LVDS总线初始化，初始化完成将自动清零
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- 0x02 配置从栈数量（减一）: 从站数量当前无法手动配置，初始化过程中将自动检测在线从站数量，并以该数量进行初始化，从站数量将自动写入该寄存器
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- 0x03 离线位置: 当发生从站掉线，该寄存器可读出掉线从站编号
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