cdr 转axi
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RuigeLee
239
src/main/scala/backBoard/pico/TLCDR.scala
Normal file
239
src/main/scala/backBoard/pico/TLCDR.scala
Normal file
@@ -0,0 +1,239 @@
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package BACK
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import chisel3._
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import chisel3.util._
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import org.chipsalliance.cde.config._
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import freechips.rocketchip.amba.axi4._
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abstract class TLCDRBase(val edge: TLEdgeIn)(implicit p: Parameters) extends BackModule {
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class TLCDRIO extends Bundle{
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val overCLK = Input(Bool())
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val datIn = Input(Bool())
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val datOut = Output(Bool())
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val tla = Flipped(new DecoupledIO(new TLBundleA(edge.bundle)))
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val tld = new DecoupledIO(new TLBundleD(edge.bundle))
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}
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val io: TLCDRIO: IO(new TLCDRIO)
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val CDRIn = Module(new CDRIn)
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CDRIn.io.serDat := io.datIn
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CDRIn.io.overCLK := io.overCLK
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val CDROut = Module(new CDROut)
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io.datOut := CDROut.io serDat
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// CDRIn.io.axis = Decoupled(new AXIS_Bundle(8))
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// CDROut.io.axis = Flipped(Decoupled(new AXIS_Bundle(8)))
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val txFifo = Module(new Queue(UInt(32.W), 8))
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val rxFifo = Module(new Queue(UInt(32.W), 8))
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}
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trait TLCDRTx{ this: TLCDRBase =>
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val isTLReadTxStatus = io.tla.fire & io.tla.bits.address(7,0) === "h0".U & ( io.tla.bits.opcode === 4.U )
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||||
val isTLWriteTxLen = io.tla.fire & io.tla.bits.address(7,0) === "h4".U & ( (io.tla.bits.opcode === 0.U) || (io.tla.bits.opcode === 1.U) )
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||||
val isTLWriteTxFifo = io.tla.fire & io.tla.bits.address(7,0) === "h8".U & ( (io.tla.bits.opcode === 0.U) || (io.tla.bits.opcode === 1.U) )
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val isTLWriteTxSoftReset = isTLWriteTxLen
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val txLen = RegInit(0.U(32.W))
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val isTxBusy = RegInit(false.B)
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val isTxFull = ~txFifo.io.enq.ready
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val isTxError = RegInit(false.B)
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val intTxError = ~RegNext(isTxError, false.B) & isTxError
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val intTxFifoFull = ~RegNext(isTxFull, false.B) & isTxFull
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val intTxFinish = CDROut.io.axis.fire & CDROut.io.axis.bits.tlast
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val txCnt = Reg(UInt(2.W))
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val txData = RegEnable( txFifo.io.deq.bits, txFifo.io.deq.fire)
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txFifo.io.deq.ready :=
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Mux( isTxBusy, CDROut.io.axis.fire & txCnt === 3.U, true.B )
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txFifo.reset := reset.asBool | isTLWriteTxLen
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CDROut.io.axis.bits.tdata := Mux1H(Seq(
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(txCnt === 0.U) -> txData( 7, 0),
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||||
(txCnt === 1.U) -> txData(15, 8),
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||||
(txCnt === 2.U) -> txData(23, 16),
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||||
(txCnt === 3.U) -> txData(31, 24),
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))
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CDROut.io.axis.bits.tlast := txLen === 0.U & ~txFifo.io.deq.valid & txCnt === 3.U
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CDROut.io.axis.bits.tuser := isTxError
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CDROut.io.axis.bits.valid := isTxBusy
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when( isTLWriteTxLen ){
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isTxBusy := false.B
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||||
}.elsewhen( txFifo.io.deq.fire & ~isTxBusy ){
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||||
isTxBusy := true.B
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||||
} .elsewhen( CDROut.io.axis.fire & CDROut.io.axis.bits.tlast ){
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||||
isTxBusy := false.B
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||||
}
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||||
when( isTLWriteTxLen ){
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txCnt := 0.U
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} .elsewhen( CDROut.io.axis.fire ){
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||||
txCnt := txCnt + 1.U
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}
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when( isTLWriteTxLen ){
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txLen := io.tla.bits.data
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} .elsewhen( CDROut.io.axis.fire ){
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||||
txLen := txLen - 1.U
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}
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txFifo.io.enq.bits := io.tla.bits.data
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||||
txFifo.io.enq.valid := isTLWriteTxFifo & txLen =/= 0.U
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when( isTLReadTxStatus | isTLWriteTxLen ){
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||||
isTxError := false.B
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||||
} .elsewhen( isTxFull & isTLWriteTxFifo ){
|
||||
isTxError := true.B
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||||
} .elsewhen( txLen === 0.U & isTLWriteTxFifo ){
|
||||
isTxError := true.B
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}
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}
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trait TLCDRRx{ this: TLCDRBase =>
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val isTLWriteRxSoftReset = io.tla.fire & io.tla.bits.address(7,0) === "h10".U & ( (io.tla.bits.opcode === 0.U) || (io.tla.bits.opcode === 1.U) )
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||||
val isTLReadRxStatus = io.tla.fire & io.tla.bits.address(7,0) === "h14".U & ( io.tla.bits.opcode === 4.U )
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||||
val isTLReadRxLen = io.tla.fire & io.tla.bits.address(7,0) === "h18".U & ( io.tla.bits.opcode === 4.U )
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||||
val isTLReadRxFifo = io.tla.fire & io.tla.bits.address(7,0) === "h1c".U & ( io.tla.bits.opcode === 4.U )
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||||
val rxLen = RegInit(0.U(32.W))
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// val isRxBusy = RegInit(false.B)
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val isRxValid = rxFifo.io.enq.fire
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val isRxError = RegInit(false.B)
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val intRxError = ~RegNext(isRxError, false.B) & isRxError
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||||
val intRxValid = ~RegNext(isRxValid, false.B) & isRxValid
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val rxCnt = RegInit(0.U(2.W))
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||||
val rxData = Reg(UInt(24.W))
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when( isTLWriteRxSoftReset ){
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||||
rxCnt := 0.U
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||||
} .elsewhen( CDRIn.io.axis.fire ){
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||||
rxCnt := rxCnt + 1.U
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||||
rxData := Mux1H(Seq(
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||||
(rxCnt === 0.U) -> Cat( 0.U(24.W), CDRIn.io.axis.bits.tdata )
|
||||
(rxCnt === 1.U) -> Cat( 0.U(16.W), CDRIn.io.axis.bits.tdata, rxData( 7,0) )
|
||||
(rxCnt === 2.U) -> Cat( 0.U(8.W ), CDRIn.io.axis.bits.tdata, rxData(15,0) )
|
||||
// (rxCnt === 3.U) -> Cat( CDRIn.io.axis.bits.tdata, rxData(23,0) )
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))
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}
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|
||||
when( isTLWriteRxSoftReset ){
|
||||
rxLen := 0.U
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||||
} .elsewhen( CDRIn.io.axis.fire ){
|
||||
rxLen := rxLen + 1.U
|
||||
}
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||||
rxFifo.io.enq.valid := CDRIn.io.axis.fire & ( rxCnt === 3.U | CDRIn.io.axis.bits.last )
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||||
rxFifo.io.enq.bits := Mux1H(Seq(
|
||||
(rxCnt === 0.U) -> Cat( 0.U(24.W), CDRIn.io.axis.bits.tdata )
|
||||
(rxCnt === 1.U) -> Cat( 0.U(16.W), CDRIn.io.axis.bits.tdata, rxData( 7,0) )
|
||||
(rxCnt === 2.U) -> Cat( 0.U(8.W ), CDRIn.io.axis.bits.tdata, rxData(15,0) )
|
||||
(rxCnt === 3.U) -> Cat( CDRIn.io.axis.bits.tdata, rxData(23,0) )
|
||||
))
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||||
CDRIn.io.axis.ready := true.B
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rxFifo.reset := reset.asBool | isTLWriteRxSoftReset
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||||
rxFifo.io.deq.ready := isTLReadRxFifo
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||||
when( isTLWriteRxSoftReset ){
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||||
isRxError := false.B
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||||
} .elsewhen( rxFifo.io.enq.valid & ~rxFifo.io.enq.ready ){
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||||
isRxError := true.B
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||||
printf("Warning, RxFifo Overflow!\n")
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}
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}
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class TLCDR(edge: TLEdgeIn)(implicit p: Parameters) extends TLCDRBase(edge) with TLCDRTx with TLCDRRx{
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val tlaInfo = Reg(new TLBundleA(edge.bundle))
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||||
val rdata = Reg(UInt(32.W))
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val tlAReady = RegInit(true.B)
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||||
val tlDValid = RegInit(false.B)
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val isRead = Reg(Bool())
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io.tla.ready := tlAReady
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io.tld.valid := tlDValid
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||||
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when( io.tla.fire ) {
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tlaInfo := io.tla.bits
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||||
when( (io.tla.bits.opcode === 0.U) || (io.tla.bits.opcode === 1.U) ) {
|
||||
isRead := false.B
|
||||
} .elsewhen( io.tla.bits.opcode === 4.U ) {
|
||||
isRead := true.B
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||||
} .otherwise{
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||||
assert( false.B, "Assert Failed! Unsupport Operation!" )
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}
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}
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when( io.tla.fire ){
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||||
tlAReady := false.B
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tlDValid := true.B
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||||
} .elsewhen( io.tld.fire ) {
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||||
tlAReady := true.B
|
||||
tlDValid := false.B
|
||||
}
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when(isRead) {
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||||
io.tld.bits := edge.AccessAck(tlaInfo, rdata)
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||||
} .otherwise {
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||||
io.tld.bits := edge.AccessAck(tlaInfo)
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||||
}
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when( isTLReadTxStatus){
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||||
rdata := Cat( isTxBusy, isTxFull, isTxError )
|
||||
} .elsewhen(isTLWriteTxLen ){
|
||||
rdata := 0.U
|
||||
} .elsewhen(isTLWriteTxFifo ){
|
||||
rdata := 0.U
|
||||
} .elsewhen(isTLWriteTxSoftReset){
|
||||
rdata := 0.U
|
||||
} .elsewhen(isTLWriteRxSoftReset){
|
||||
rdata := 0.U
|
||||
} .elsewhen(isTLReadRxStatus ){
|
||||
rdata := Cat( isRxValid, isRxError )
|
||||
} .elsewhen(isTLReadRxLen ){
|
||||
rdata := rxLen
|
||||
} .elsewhen(isTLReadRxFifo ){
|
||||
rdata := rxFifo.io.deq.bits
|
||||
}
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}
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