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Ruige Lee
2025-08-21 18:02:45 +08:00
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69
src/main/scala/backBoard/shin/Interface.scala
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@@ -45,7 +45,13 @@ class CommonRegisterBundle extends Bundle{
val uniCode = UInt(64.W)
val pllCtrl = UInt(32.W)
val xtal = UInt(32.W)
val xtal = UInt(16.W)
val anamuxSel = UInt(5.W)
val ldo2p5 = UInt(8.W)
val ldo1p1 = UInt(8.W)
val refTop = UInt(3.W)
val bias = UInt(2.W)
val softResetCode = Vec(4, UInt(8.W))
@@ -255,13 +261,6 @@ abstract class InterfaceBase extends Module{
(addr === "hb".U & isSlvMode) -> sReg.localDevIndex(15,8),
) ++
((0 until 4).map{ i =>
(addr === ("h18".U(16.W) + i.U) ) -> cReg.pllCtrl( 8*i+7,8*i+0 )
}) ++
((0 until 4).map{ i =>
(addr === ("h1c".U(16.W) + i.U) ) -> cReg.xtal( 8*i+7,8*i+0 )
}) ++
Seq(
(addr === "h20".U & isMstMode) -> Cat(mReg.rxSM, mReg.txSM, 0.U(1.W) ),
@@ -285,6 +284,22 @@ abstract class InterfaceBase extends Module{
(addr === "h41".U ) -> cReg.softResetCode(1),
(addr === "h42".U ) -> cReg.softResetCode(2),
(addr === "h43".U ) -> cReg.softResetCode(3),
) ++
((0 until 4).map{ i =>
(addr === ("h44".U(16.W) + i.U) ) -> cReg.pllCtrl( 8*i+7,8*i+0 )
}) ++
((0 until 2).map{ i =>
(addr === ("h48".U(16.W) + i.U) ) -> cReg.xtal( 8*i+7,8*i+0 )
}) ++
Seq(
(addr === "h50".U ) -> cReg.anamuxSel,
(addr === "h51".U ) -> cReg.ldo2p5,
(addr === "h52".U ) -> cReg.ldo1p1,
(addr === "h53".U ) -> cReg.refTop,
(addr === "h54".U ) -> cReg.bias,
(addr === "h70".U ) -> cReg.intEnable(7,0),
(addr === "h71".U ) -> cReg.intEnable(15,8),
@@ -618,20 +633,6 @@ trait InterfaceMCUop{ this: InterfaceBase =>
cReg.busRate := RegEnable( dataw, "h55".U(8.W), isEnW & addrw === "h8".U & cReg.mstOrSlv === 0.U )
cReg.spiSel := RegEnable( dataw(1,0), 1.U(2.W), isEnW & addrw === "h9".U & cReg.mstOrSlv === 0.U )
cReg.pllCtrl :=
Cat(
RegEnable( dataw, "b10000000".U(8.W), isEnW & addrw === "h1b".U ),
RegEnable( dataw, "b00000000".U(8.W), isEnW & addrw === "h1a".U ),
RegEnable( dataw, "b11000000".U(8.W), isEnW & addrw === "h19".U ),
RegEnable( dataw, "b01011101".U(8.W), isEnW & addrw === "h18".U )
)
cReg.xtal :=
Cat(
0.U(16.W),
RegEnable( dataw, "b00000101".U(8.W), isEnW & addrw === "h1d".U ),
RegEnable( dataw, "b00010101".U(8.W), isEnW & addrw === "h1c".U )
)
mReg.txSM := RegEnable( dataw(2,1), 0.U(2.W), isEnW & addrw === "h20".U )
mReg.rxSM := RegEnable( dataw(4,3), 0.U(2.W), isEnW & addrw === "h20".U )
@@ -1295,6 +1296,29 @@ trait InterfaceEvent{ this: InterfaceBase =>
cReg.event.lvdsSMTimeStampDeq := lvdsSMTimeStampDeq
}
trait InterfaceAnalog{ this: InterfaceBase =>
cReg.pllCtrl :=
Cat(
RegEnable( dataw, "b10000000".U(8.W), isEnW & addrw === "h47".U ),
RegEnable( dataw, "b00000000".U(8.W), isEnW & addrw === "h46".U ),
RegEnable( dataw, "b11000000".U(8.W), isEnW & addrw === "h45".U ),
RegEnable( dataw, "b01011101".U(8.W), isEnW & addrw === "h44".U )
)
cReg.xtal :=
Cat(
RegEnable( dataw, "b00000101".U(8.W), isEnW & addrw === "h49".U ),
RegEnable( dataw, "b00010101".U(8.W), isEnW & addrw === "h48".U )
)
cReg.anamuxSel := RegEnable( dataw, "h0".U(8.W), isEnW & addrw === "h50".U )
cReg.ldo2p5 := RegEnable( dataw, "h87".U(8.W), isEnW & addrw === "h51".U )
cReg.ldo1p1 := RegEnable( dataw, "h87".U(8.W), isEnW & addrw === "h52".U )
cReg.refTop := RegEnable( dataw, "h0".U(8.W), isEnW & addrw === "h53".U )
cReg.bias := RegEnable( dataw, "h0".U(8.W), isEnW & addrw === "h54".U )
}
trait InterfaceStat{ this: InterfaceBase =>
val statDownRecErrorCnt = RegInit(0.U(32.W)); cReg.statDownRecErrorCnt := statDownRecErrorCnt
@@ -1432,6 +1456,7 @@ with InterfaceStat
with InterfaceWdt
with InterfaceSystem
with InterfaceEvent
with InterfaceAnalog
{
cReg.hwVersion := "h1".U
cReg.hwSerial := io.hwSerial

14
src/main/scala/backBoard/shin/ShinTop.scala
View File

@@ -35,6 +35,12 @@ class ShinTopIO extends Bundle{
val pllCtrl = Output(UInt(32.W))
val xtal = Output(UInt(12.W))
val anamuxSel = Output(UInt(5.W))
val ldo2p5 = Output(UInt(8.W))
val ldo1p1 = Output(UInt(8.W))
val refTop = Output(UInt(3.W))
val bias = Output(UInt(2.W))
val spiSel = Output(UInt(2.W))
}
@@ -85,7 +91,13 @@ abstract class ShinTopBase extends Module{
io.oSync := interface.io.sync
io.pllCtrl := interface.io.cReg.pllCtrl
io.xtal := interface.io.cReg.xtal(11,0)
io.xtal := interface.io.cReg.xtal
io.anamuxSel := interface.io.cReg.anamuxSel
io.ldo2p5 := interface.io.cReg.ldo2p5
io.ldo1p1 := interface.io.cReg.ldo1p1
io.refTop := interface.io.cReg.refTop
io.bias := interface.io.cReg.bias
io.spiSel := interface.io.cReg.spiSel
val sram = Seq(

36
tb/shinTest/test_filter.py
View File

@@ -6,6 +6,42 @@ import time
import random
'''
0_0b00000
1_0b00001
2_0b00010
3_0b00011
4_0b00100
5_0b00101
6_0b00110
7_0b00111
8_0b01000
---------> 9_0b01001
--------->10_0b01010
--------->11_0b01011
12_0b01100
13_0b01101
--------->14_0b01110
--------->15_0b01111
16_0b10000
17_0b10001
--------->18_0b10010
--------->19_0b10011
--------->20_0b10100
--------->21_0b10101
--------->22_0b10110
--------->23_0b10111
24_0b11000
25_0b11001
--------->26_0b11010
--------->27_0b11011
--------->28_0b11100
--------->29_0b11101
--------->30_0b11110
31_0b11111
'''
def convert_4b_2_5b(data):
conv_table = [0b11110, 0b01001, 0b10100, 0b10101,
0b01010, 0b01011, 0b01110, 0b01111,

90
tb/shinTest/testcase/errorPkt.py
View File

@@ -38,12 +38,18 @@ def tc1():
+genWriteTransPktCode(gen_file_def, sm_idx)
+genTrgTransPktCode(gen_file_def, sm_idx)
+genReadAckPktCode(gen_file_def, sm_idx)
+genMessageCode("--读取统计寄存器")
+genIFRwDataCode(0, 0x80, False, 24)
+genIFRwDataCode(0, 0xa0, False, 24)
+genIFRwDataCode(1, 0x80, False, 24)
+genIFRwDataCode(2, 0x80, False, 24)
+genIFRwDataCode(3, 0x80, False, 24)
+genIFRwDataCode(4, 0x80, False, 24)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
)
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1)
@@ -75,7 +81,8 @@ def tc1():
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genMessageCode("--读取统计寄存器")
+genIFRwDataCode(0, 0x80, False, 24)
+genIFRwDataCode(0, 0xa0, False, 24)
+genIFRwDataCode(1, 0x80, False, 24)
@@ -83,6 +90,11 @@ def tc1():
+genIFRwDataCode(3, 0x80, False, 24)
+genIFRwDataCode(4, 0x80, False, 24)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genTcEndFrameCode(gen_file_def))
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1, True, gen_file_def_ap)
@@ -125,7 +137,12 @@ def tc2():
genPkt.addAfterExc(genWriteTransLenCode(gen_file_def, sm_idx)
+genWriteTransPktCode(gen_file_def, sm_idx)
+genTrgTransPktCode(gen_file_def, sm_idx)
+genReadAckPktCode(gen_file_def, sm_idx))
+genReadAckPktCode(gen_file_def, sm_idx)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
)
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1)
genPkt.clean()
@@ -142,21 +159,31 @@ def tc2():
+genWriteTransPktCode(gen_file_def_ap, sm_idx)
+genTrgTransPktCode(gen_file_def_ap, sm_idx)
+genReadAckPktCode(gen_file_def_ap, sm_idx)
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genIFRwDataCode(0, 0x78, True, 4, clear_int)
+genIFRwDataCode(1, 0x78, True, 4, clear_int)
+genIFRwDataCode(2, 0x78, True, 4, clear_int)
+genIFRwDataCode(3, 0x78, True, 4, clear_int)
+genIFRwDataCode(4, 0x78, True, 4, clear_int)
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genTcEndFrameCode(gen_file_def))
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1, True, gen_file_def_ap)
@@ -189,6 +216,30 @@ def tc3():
+genWriteTransPktCode(gen_file_def, sm_idx)
+genTrgTransPktCode(gen_file_def, sm_idx)
+genReadAckPktCode(gen_file_def, sm_idx)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genIFRwDataCode(0, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff])
+genIFRwDataCode(1, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff])
+genIFRwDataCode(2, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff])
+genIFRwDataCode(3, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff])
+genIFRwDataCode(4, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff])
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genTcEndFrameCode(gen_file_def))
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1)
return gen_file_def
@@ -231,21 +282,31 @@ def tc4():
+genWriteTransPktCode(gen_file_def_ap, sm_idx)
+genTrgTransPktCode(gen_file_def_ap, sm_idx)
+genReadAckPktCode(gen_file_def_ap, sm_idx)
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genIFRwDataCode(0, 0x78, True, 4, clear_int)
+genIFRwDataCode(1, 0x78, True, 4, clear_int)
+genIFRwDataCode(2, 0x78, True, 4, clear_int)
+genIFRwDataCode(3, 0x78, True, 4, clear_int)
+genIFRwDataCode(4, 0x78, True, 4, clear_int)
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)
+genIFRwDataCode(2, 0x74, False, 4)
+genIFRwDataCode(3, 0x74, False, 4)
+genIFRwDataCode(4, 0x74, False, 4)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genTcEndFrameCode(gen_file_def))
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1, True, gen_file_def_ap)
@@ -281,12 +342,24 @@ def tc5():
genPkt.setPkt(2, data)
sm_idx = 0
genPkt.addBeforeExc(genTcStartFrameCode(gen_file_def, tc_des))
genPkt.addBeforeExc(genTcStartFrameCode(gen_file_def, tc_des)
+genMessageCode("--读取统计寄存器")
+genIFRwDataCode(0, 0x80, False, 24)
+genIFRwDataCode(0, 0xa0, False, 24))
genPkt.addAfterExc(genWriteTransLenCode(gen_file_def, sm_idx)
+genWriteTransPktCode(gen_file_def, sm_idx)
+genTrgTransPktCode(gen_file_def, sm_idx)
+genReadAckPktCode(gen_file_def, sm_idx))
+genReadAckPktCode(gen_file_def, sm_idx)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genMessageCode("--读取统计寄存器")
+genIFRwDataCode(0, 0x80, False, 24)
+genIFRwDataCode(0, 0xa0, False, 24))
genPkt.gen("./generated/shin/%s.vh"%(gen_file_def, ), 1)
genPkt.clean()
@@ -302,6 +375,15 @@ def tc5():
+genTrgTransPktCode(gen_file_def_ap, sm_idx)
+genReadAckPktCode(gen_file_def_ap, sm_idx)
+genMessageCode("--数据包状态寄存器")
+genIFRwDataCode(0, 0x22, False, 2)
+genIFRwDataCode(0, 0x22, True, 2, [0xff, 0xff])
+genIFRwDataCode(0, 0x22, False, 2)
+genMessageCode("--读取统计寄存器")
+genIFRwDataCode(0, 0x80, False, 24)
+genIFRwDataCode(0, 0xa0, False, 24)
+genMessageCode("--读取中断")
+genIFRwDataCode(0, 0x74, False, 4)
+genIFRwDataCode(1, 0x74, False, 4)

2
tb/shinTest/testcase_result/base_tc01_result.log
View File

@@ -2,7 +2,7 @@
16'h030e 8'h00 16'h0002 8'h94 8'h00
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