diff --git a/src/main/scala/mac/MAC.scala b/src/main/scala/mac/MAC.scala
index 9f9f426..e9d0adc 100644
--- a/src/main/scala/mac/MAC.scala
+++ b/src/main/scala/mac/MAC.scala
@@ -655,7 +655,7 @@ val rxethmac = Module(new MacRx)
     val WillTransmit_q = ShiftRegister(WillTransmit, 2, false.B, true.B)
 
     Transmitting := ~r_FullD & WillTransmit_q
-    RxEnSync := RegEnable(r_RxEn, false.B, ~io.mrxdv_pad_i)
+    RxEnSync := RegEnable( ShiftRegister(r_RxEn, 2), false.B, ~io.mrxdv_pad_i)
   }