集合master 和slave 测试恢复

src/main/scala/backBoard/shin/ShinTop.scala

@@ -33,6 +33,19 @@ class ShinTopIO extends Bundle{
 
 
   val modeSel = Input(Bool())
+
+
+
+
+  val req = Flipped(Valid(new Bundle{
+    val txAddr    = UInt(15.W)
+    val rxAddr    = UInt(15.W)
+    val length  = UInt(12.W)
+  }))
+  val rsp = Valid(new Bundle{
+    val isError = Bool()
+    val length  = UInt(12.W)
+  })
 }
 
 
@@ -98,27 +111,7 @@ abstract class ShinTopBase extends Module{
 
 
 
-  when( io.modeSel === false.B ){
-    smUnit(0).io.sram_w := slaveParser.io.sram_w(0)
-    smUnit(2).io.sram_w := slaveParser.io.sram_w(1)
-    smUnit(4).io.sram_w := slaveParser.io.sram_w(2)
-    smUnit(6).io.sram_w := slaveParser.io.sram_w(3)
 
-    smUnit(1).io.sram_r <> slaveParser.io.sram_r(0)
-    smUnit(3).io.sram_r <> slaveParser.io.sram_r(1)
-    smUnit(5).io.sram_r <> slaveParser.io.sram_r(2)
-    smUnit(7).io.sram_r <> slaveParser.io.sram_r(3)
-
-    smUnit(0).io.enq := slaveParser.io.dSMenq(0)
-    smUnit(2).io.enq := slaveParser.io.dSMenq(1)
-    smUnit(4).io.enq := slaveParser.io.dSMenq(2)
-    smUnit(6).io.enq := slaveParser.io.dSMenq(3)
-
-    smUnit(1).io.deq := slaveParser.io.uSMdeq(0)
-    smUnit(3).io.deq := slaveParser.io.uSMdeq(1)
-    smUnit(5).io.deq := slaveParser.io.uSMdeq(2)
-    smUnit(7).io.deq := slaveParser.io.uSMdeq(3)    
-  }
 
 
 
@@ -153,11 +146,58 @@ abstract class ShinTopBase extends Module{
 
 
 
-  when(io.modeSel === false.B ){
-    slaveParser.io.downIn  <> io.downIn
-    slaveParser.io.downOut <> io.downOut
-    slaveParser.io.upIn    <> io.upIn
-    slaveParser.io.upOut   <> io.upOut    
+
+  //default
+  {
+    smUnit(0).io.sram_w := 0.U.asTypeOf(new SRAM2kWRIO)
+    smUnit(2).io.sram_w := 0.U.asTypeOf(new SRAM2kWRIO)
+    smUnit(4).io.sram_w := 0.U.asTypeOf(new SRAM2kWRIO)
+    smUnit(6).io.sram_w := 0.U.asTypeOf(new SRAM2kWRIO)
+
+    smUnit(1).io.sram_r.enr := false.B
+    smUnit(3).io.sram_r.enr := false.B
+    smUnit(5).io.sram_r.enr := false.B
+    smUnit(7).io.sram_r.enr := false.B
+    smUnit(1).io.sram_r.addrr := 0.U
+    smUnit(3).io.sram_r.addrr := 0.U
+    smUnit(5).io.sram_r.addrr := 0.U
+    smUnit(7).io.sram_r.addrr := 0.U
+
+    slaveParser.io.sram_r(0).datar := 0.U
+    slaveParser.io.sram_r(1).datar := 0.U
+    slaveParser.io.sram_r(2).datar := 0.U
+    slaveParser.io.sram_r(3).datar := 0.U
+    masterParser.io.sram_r.datar := 0.U
+
+    smUnit(0).io.enq := false.B
+    smUnit(2).io.enq := false.B
+    smUnit(4).io.enq := false.B
+    smUnit(6).io.enq := false.B
+
+    smUnit(1).io.deq := false.B
+    smUnit(3).io.deq := false.B
+    smUnit(5).io.deq := false.B
+    smUnit(7).io.deq := false.B
+
+
+    io.downIn.ready := false.B
+    slaveParser.io.downIn.valid := false.B
+    slaveParser.io.downIn.bits  := 0.U.asTypeOf(new AXIS_Bundle(8))
+
+    slaveParser.io.downOut.ready := false.B
+    masterParser.io.downOut.ready := false.B
+    io.downOut.valid := false.B
+    io.downOut.bits  := 0.U.asTypeOf(new AXIS_Bundle(8))
+
+    io.upIn.ready := false.B
+    slaveParser.io.upIn.valid := false.B
+    slaveParser.io.upIn.bits  := 0.U.asTypeOf(new AXIS_Bundle(8))
+    masterParser.io.upIn.valid := false.B
+    masterParser.io.upIn.bits  := 0.U.asTypeOf(new AXIS_Bundle(8))
+
+    slaveParser.io.upOut.ready := false.B
+    io.upOut.valid := false.B
+    io.upOut.bits  := 0.U.asTypeOf(new AXIS_Bundle(8))
   }
 
 
@@ -172,34 +212,24 @@ abstract class ShinTopBase extends Module{
 
 
 trait ShinTopMaster{ this: ShinTopBase =>
-    val downOut = Decoupled(new AXIS_Bundle(8))
-    val upIn  = Flipped( Decoupled(new AXIS_Bundle(8)) )
 
+  when(io.modeSel === true.B ){
+    slaveParser.io.downOut <> io.downOut
+    slaveParser.io.upIn    <> io.upIn 
+  }
 
   when( io.modeSel === true.B ){
-    smUnit(0).io.sram_w := masterParser.io.sram_w(0)
-    smUnit(1).io.sram_r <> masterParser.io.sram_r(0)
+    smUnit(0).io.sram_w := masterParser.io.sram_w
+    smUnit(1).io.sram_r <> masterParser.io.sram_r
 
 
-    smUnit(0).io.enq := slaveParser.io.rxEnq
-    smUnit(1).io.deq := slaveParser.io.txDeq
+    smUnit(0).io.enq := masterParser.io.rxEnq
+    smUnit(1).io.deq := masterParser.io.txDeq
 
   }
-    val sram_r = Flipped(new ShareSRAMIO)
-    val sram_w = Flipped(new ShareSRAMIO)
 
-    val req = Valid(new Bundle{
-      val txAddr    = UInt(15.W)
-      val rxAddr    = UInt(15.W)
-      val length  = UInt(12.W)
-    })
-    val rsp = Valid(new Bundle{
-      val isError = Bool()
-      val length  = UInt(12.W)
-    })
-
-    val txDeq = Output( Bool())
-    val rx Enq  = Output( Bool())
+  masterParser.io.req := io.req
+  io.rsp := masterParser.io.rsp
 
   masterParser.io.trigAddr(0) := "hff".U
   masterParser.io.trigAddr(1) := "hff".U
@@ -257,7 +287,12 @@ trait ShinTopSlave{ this: ShinTopBase =>
   }
 
 
-
+  when(io.modeSel === false.B ){
+    slaveParser.io.downIn  <> io.downIn
+    slaveParser.io.downOut <> io.downOut
+    slaveParser.io.upIn    <> io.upIn
+    slaveParser.io.upOut   <> io.upOut    
+  }
 
 
 }