主站加入定时器,fifo被迫加大
This commit is contained in:
@@ -49,6 +49,14 @@ void main()
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*cdr_softReset = 1; //复位脉冲
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*cdr_direct = 0;
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asm volatile ( //timer 2s
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"1:\n"
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"rdcycle ra\n"
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"srli ra, ra, 12\n"
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//"srli ra, ra, 26\n"
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"andi ra, ra, 0x1\n"
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"beqz ra, 1b\n"
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);
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//发送下行包头
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@@ -127,6 +135,5 @@ void main()
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totNum = (upRecvLen >> 3);
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while(1);
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}
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}
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@@ -49,7 +49,6 @@ void main()
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isLast = *ReadIsLast;
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*cdr_direct = 0;
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asm volatile (
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"1:\n"
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"andi ra, sp, 0x04\n"
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