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src/main/scala/backBoard/shin/ShinTop.scala

@@ -32,18 +32,19 @@ class ShinTopIO extends Bundle{
   val sram_r = Vec( 4, new SRAM2kRDIO) //QSPI
 
 
+  val modeSel = Input(Bool())
 }
 
 
 
-class ShinTop extends Module{
+abstract class ShinTopBase extends Module{
   val io: ShinTopIO = IO(new ShinTopIO)
 
   // val CDRIn = for( i <- 0 until 2 ) yield { Module(new CDRIn) }
 	// val CDROut = for( i <- 0 until 2 ) yield { Module(new CDROut) }
 
 	val slaveParser  = Module(new SlaveParser )
-	// val masterParser = Module(new MasterParser)
+	val masterParser = Module(new MasterParser)
 
 
   val smUnit = Seq(
@@ -69,20 +70,14 @@ class ShinTop extends Module{
   )
 
 
-  smUnit(0).io.sram_w := slaveParser.io.sram_w(0)
-  smUnit(2).io.sram_w := slaveParser.io.sram_w(1)
-  smUnit(4).io.sram_w := slaveParser.io.sram_w(2)
-  smUnit(6).io.sram_w := slaveParser.io.sram_w(3)
+
 
   smUnit(0).io.sram_r <> io.sram_r(0)
   smUnit(2).io.sram_r <> io.sram_r(1)
   smUnit(4).io.sram_r <> io.sram_r(2)
   smUnit(6).io.sram_r <> io.sram_r(3)
 
-  smUnit(1).io.sram_r <> slaveParser.io.sram_r(0)
-  smUnit(3).io.sram_r <> slaveParser.io.sram_r(1)
-  smUnit(5).io.sram_r <> slaveParser.io.sram_r(2)
-  smUnit(7).io.sram_r <> slaveParser.io.sram_r(3)
+
 
   smUnit(1).io.sram_w := io.sram_w(0)
   smUnit(3).io.sram_w := io.sram_w(1)
@@ -90,11 +85,6 @@ class ShinTop extends Module{
   smUnit(7).io.sram_w := io.sram_w(3)
 
 
-  smUnit(0).io.enq := slaveParser.io.dSMenq(0)
-  smUnit(2).io.enq := slaveParser.io.dSMenq(1)
-  smUnit(4).io.enq := slaveParser.io.dSMenq(2)
-  smUnit(6).io.enq := slaveParser.io.dSMenq(3)
-
   smUnit(0).io.deq := io.dSMdeq(0)
   smUnit(2).io.deq := io.dSMdeq(1)
   smUnit(4).io.deq := io.dSMdeq(2)
@@ -106,12 +96,30 @@ class ShinTop extends Module{
   smUnit(5).io.enq := io.uSMenq(2)
   smUnit(7).io.enq := io.uSMenq(3)
 
-  smUnit(1).io.deq := slaveParser.io.uSMdeq(0)
-  smUnit(3).io.deq := slaveParser.io.uSMdeq(1)
-  smUnit(5).io.deq := slaveParser.io.uSMdeq(2)
-  smUnit(7).io.deq := slaveParser.io.uSMdeq(3)
 
 
+  when( io.modeSel === false.B ){
+    smUnit(0).io.sram_w := slaveParser.io.sram_w(0)
+    smUnit(2).io.sram_w := slaveParser.io.sram_w(1)
+    smUnit(4).io.sram_w := slaveParser.io.sram_w(2)
+    smUnit(6).io.sram_w := slaveParser.io.sram_w(3)
+
+    smUnit(1).io.sram_r <> slaveParser.io.sram_r(0)
+    smUnit(3).io.sram_r <> slaveParser.io.sram_r(1)
+    smUnit(5).io.sram_r <> slaveParser.io.sram_r(2)
+    smUnit(7).io.sram_r <> slaveParser.io.sram_r(3)
+
+    smUnit(0).io.enq := slaveParser.io.dSMenq(0)
+    smUnit(2).io.enq := slaveParser.io.dSMenq(1)
+    smUnit(4).io.enq := slaveParser.io.dSMenq(2)
+    smUnit(6).io.enq := slaveParser.io.dSMenq(3)
+
+    smUnit(1).io.deq := slaveParser.io.uSMdeq(0)
+    smUnit(3).io.deq := slaveParser.io.uSMdeq(1)
+    smUnit(5).io.deq := slaveParser.io.uSMdeq(2)
+    smUnit(7).io.deq := slaveParser.io.uSMdeq(3)    
+  }
+
 
 
 
@@ -145,11 +153,70 @@ class ShinTop extends Module{
 
 
 
+  when(io.modeSel === false.B ){
+    slaveParser.io.downIn  <> io.downIn
+    slaveParser.io.downOut <> io.downOut
+    slaveParser.io.upIn    <> io.upIn
+    slaveParser.io.upOut   <> io.upOut    
+  }
 
-  slaveParser.io.downIn  <> io.downIn
-  slaveParser.io.downOut <> io.downOut
-  slaveParser.io.upIn    <> io.upIn
-  slaveParser.io.upOut   <> io.upOut
+
+
+
+
+
+
+
+
+}
+
+
+trait ShinTopMaster{ this: ShinTopBase =>
+    val downOut = Decoupled(new AXIS_Bundle(8))
+    val upIn  = Flipped( Decoupled(new AXIS_Bundle(8)) )
+
+
+  when( io.modeSel === true.B ){
+    smUnit(0).io.sram_w := masterParser.io.sram_w(0)
+    smUnit(1).io.sram_r <> masterParser.io.sram_r(0)
+
+
+    smUnit(0).io.enq := slaveParser.io.rxEnq
+    smUnit(1).io.deq := slaveParser.io.txDeq
+
+  }
+    val sram_r = Flipped(new ShareSRAMIO)
+    val sram_w = Flipped(new ShareSRAMIO)
+
+    val req = Valid(new Bundle{
+      val txAddr    = UInt(15.W)
+      val rxAddr    = UInt(15.W)
+      val length  = UInt(12.W)
+    })
+    val rsp = Valid(new Bundle{
+      val isError = Bool()
+      val length  = UInt(12.W)
+    })
+
+    val txDeq = Output( Bool())
+    val rx Enq  = Output( Bool())
+
+  masterParser.io.trigAddr(0) := "hff".U
+  masterParser.io.trigAddr(1) := "hff".U
+
+  masterParser.io.timeStamp := io.timeStamp
+}
+
+
+trait ShinTopSlave{ this: ShinTopBase =>
+
+
+  when( io.modeSel === false.B ){
+    slaveParser.io.downIn  <> io.downIn
+    slaveParser.io.downOut <> io.downOut
+    slaveParser.io.upIn    <> io.upIn
+    slaveParser.io.upOut   <> io.upOut
+  }
 
   slaveParser.io.timeStamp := io.timeStamp
 
@@ -167,4 +234,39 @@ class ShinTop extends Module{
 
 
 
+  when( io.modeSel === false.B ){
+    smUnit(0).io.sram_w := slaveParser.io.sram_w(0)
+    smUnit(2).io.sram_w := slaveParser.io.sram_w(1)
+    smUnit(4).io.sram_w := slaveParser.io.sram_w(2)
+    smUnit(6).io.sram_w := slaveParser.io.sram_w(3)
+
+    smUnit(1).io.sram_r <> slaveParser.io.sram_r(0)
+    smUnit(3).io.sram_r <> slaveParser.io.sram_r(1)
+    smUnit(5).io.sram_r <> slaveParser.io.sram_r(2)
+    smUnit(7).io.sram_r <> slaveParser.io.sram_r(3)
+
+    smUnit(0).io.enq := slaveParser.io.dSMenq(0)
+    smUnit(2).io.enq := slaveParser.io.dSMenq(1)
+    smUnit(4).io.enq := slaveParser.io.dSMenq(2)
+    smUnit(6).io.enq := slaveParser.io.dSMenq(3)
+
+    smUnit(1).io.deq := slaveParser.io.uSMdeq(0)
+    smUnit(3).io.deq := slaveParser.io.uSMdeq(1)
+    smUnit(5).io.deq := slaveParser.io.uSMdeq(2)
+    smUnit(7).io.deq := slaveParser.io.uSMdeq(3)    
+  }
+
+
+
+
+
 }
+
+
+
+
+
+
+class ShinTop extends ShinTopBase
+with ShinTopMaster
+with ShinTopSlave