diff --git a/ShinRelease.sh b/ShinRelease.sh index 1290464..8c33eb7 100755 --- a/ShinRelease.sh +++ b/ShinRelease.sh @@ -12,6 +12,8 @@ cp -r ./src/main/resources ${TARGET_DIR}/ cp ./tb/shinTest/Makefile_vcs ${TARGET_DIR}/Makefile cp ./tb/shinTest/shinTest_vcs.f ${TARGET_DIR}/ cp ./tb/shinTest/shinTestClk_vcs.f ${TARGET_DIR}/ +find ./generated/shin -name *.v >> ${TARGET_DIR}/shinTest_vcs.f +find ./generated/shin -name *.v >> ${TARGET_DIR}/shinTestClk_vcs.f #awk '{gsub(/.\/tb\/build\/wave.vcd/, "./generated/wave.vcd"); print }' ../RISCV-MAC-SWICH/tb/shinTest/ShinTopSpiTb.v > ./shinTest/ShinTopSpiTb.v awk '{gsub(/tb\/shinTest\/testcase_result/, "./shinTest/testcase_result"); print }' ./tb/shinTest/check_testcase.py > ${TARGET_DIR}/shinTest/check_testcase.py #awk '{gsub(/.\/tb\/build\/wave_clk.vcd/, "./generated/wave_clk.vcd"); print }' ../RISCV-MAC-SWICH/tb/shinTest/ShinTopSpiTb_clk.v > ./shinTest/ShinTopSpiTb_clk.v \ No newline at end of file diff --git a/tb/shinTest/Makefile_vcs b/tb/shinTest/Makefile_vcs index 12799b3..af94fd0 100644 --- a/tb/shinTest/Makefile_vcs +++ b/tb/shinTest/Makefile_vcs @@ -1,6 +1,7 @@ .PHONY:com sim clean OUTPUT = shin_test +CPU_COUNT := $(shell nproc) VCS = vcs -sverilog +v2k -timescale=1ns/1ps \ -full64 \ @@ -8,6 +9,7 @@ VCS = vcs -sverilog +v2k -timescale=1ns/1ps \ -l compile.log \ -debug_access+none \ +define+VCS_COMPILE \ + -fastpartcomp=j$(nproc) \ SIM = ./${OUTPUT} -l run.log @@ -15,10 +17,12 @@ testShin_vcs: python3 ./shinTest/gen_pkt.py mkdir -p generated/log rm -rf generated/log/* + @echo "Available CPUs: ${CPU_COUNT}" ${VCS} -f ./shinTest_vcs.f ${SIM} python3 ./shinTest/check_testcase.py + testShinClk_vcs: python3 ./shinTest/gen_pkt_clk.py mkdir -p generated/log diff --git a/tb/shinTest/ShinTopSpiTb.v b/tb/shinTest/ShinTopSpiTb.v index a4bf400..0153786 100644 --- a/tb/shinTest/ShinTopSpiTb.v +++ b/tb/shinTest/ShinTopSpiTb.v @@ -170,7 +170,7 @@ ShinTop s_ShinTop_Mst( .io_latchPin_0(latch0), .io_latchPin_1(latch1), .io_hwSerial(`HW_SERIAL), - .io_uniCode(0) + .io_uniCode(64'h0) ); `include "slave_dev_def.vh" diff --git a/tb/shinTest/ShinTopSpiTb_clk.v b/tb/shinTest/ShinTopSpiTb_clk.v index 30ce999..032c328 100644 --- a/tb/shinTest/ShinTopSpiTb_clk.v +++ b/tb/shinTest/ShinTopSpiTb_clk.v @@ -145,7 +145,7 @@ ShinTop s_ShinTop_Mst( .io_latchPin_0(latch0), .io_latchPin_1(latch1), .io_hwSerial(`HW_SERIAL), - .io_uniCode(0) + .io_uniCode(64'h0) ); `include "slave_dev_def.vh" diff --git a/tb/shinTest/check_testcase.py b/tb/shinTest/check_testcase.py index cb7fb3f..ba9a4c8 100755 --- a/tb/shinTest/check_testcase.py +++ b/tb/shinTest/check_testcase.py @@ -40,6 +40,7 @@ def parse_value(value): return parsed_value, mask def compare_files(source_file, target_file): + warning_need_recheck = 0 try: with open(source_file, 'r') as src, open(target_file, 'r') as tgt: source_lines = src.readlines() @@ -62,6 +63,9 @@ def compare_files(source_file, target_file): continue else: if src_values[0].strip().lower() == 'x': + if warning_need_recheck == 0: + print(f'[\033[93mWARNING\033[0m] Ignored lines detected. This test case requires manual comparison. \n\t[\033[93mTARGET\033[0m] {target_file}\t[\033[93mSRC\033[0m] {source_file}') + warning_need_recheck = 1 continue line_match = True diff --git a/tb/shinTest/pyutils/GenPkt.py b/tb/shinTest/pyutils/GenPkt.py index 2d0fc23..b7c2877 100644 --- a/tb/shinTest/pyutils/GenPkt.py +++ b/tb/shinTest/pyutils/GenPkt.py @@ -318,7 +318,7 @@ def genSlvSMWriteData(dev, sm, data_len, data = None, wlog=True): code = '''txBuf[3] = 8'h%02x;\n'''%(data_len & 0xff, )\ + '''txBuf[4] = 8'h%02x;\n'''%(int(data_len/256) & 0xff,)\ - + '''%s((16'h0%04x), (`SPI_WRITE), (2), (`IF_IDX(%d)) );\n'''%("`SPI_TRANS" if wlog else "spi_trans", smaddr[sm], dev) + + '''%s((16'h%04x), (`SPI_WRITE), (2), (`IF_IDX(%d)) );\n'''%("`SPI_TRANS" if wlog else "spi_trans", smaddr[sm], dev) for i in range(data_len): code = code + '''txBuf[%d + 3] = 8'h%02x;\n'''%(i, data[i]) diff --git a/tb/shinTest/shinTestClk_vcs.f b/tb/shinTest/shinTestClk_vcs.f index 66401fb..59d5dfe 100644 --- a/tb/shinTest/shinTestClk_vcs.f +++ b/tb/shinTest/shinTestClk_vcs.f @@ -1,24 +1,2 @@ +incdir+./generated/shin ./shinTest/ShinTopSpiTb_clk.v -./generated/shin/b4b5DualDecode.v -./generated/shin/b4b5DualEncode.v -./generated/shin/b8b10Decode.v -./generated/shin/b8b10Encode.v -./generated/shin/CDRInAxis.v -./generated/shin/CDRInMultiSample.v -./generated/shin/CDROut.v -./generated/shin/crc32_8.v -./generated/shin/Interface.v -./generated/shin/MasterParser.v -./generated/shin/MstSlvSwitch.v -./generated/shin/QSpiInterface.v -./generated/shin/Queue_4.v -./generated/shin/Queue.v -./generated/shin/ShareSRAM2k.v -./generated/shin/ShinTop.v -./generated/shin/SlaveParser.v -./generated/shin/SlaveRecParser.v -./generated/shin/SlaveSendGen.v -./generated/shin/SMUnit_4.v -./generated/shin/SMUnit.v -./generated/shin/SSpiInterface.v \ No newline at end of file diff --git a/tb/shinTest/shinTest_vcs.f b/tb/shinTest/shinTest_vcs.f index 66401fb..fb9085d 100644 --- a/tb/shinTest/shinTest_vcs.f +++ b/tb/shinTest/shinTest_vcs.f @@ -1,24 +1,2 @@ +incdir+./generated/shin -./shinTest/ShinTopSpiTb_clk.v -./generated/shin/b4b5DualDecode.v -./generated/shin/b4b5DualEncode.v -./generated/shin/b8b10Decode.v -./generated/shin/b8b10Encode.v -./generated/shin/CDRInAxis.v -./generated/shin/CDRInMultiSample.v -./generated/shin/CDROut.v -./generated/shin/crc32_8.v -./generated/shin/Interface.v -./generated/shin/MasterParser.v -./generated/shin/MstSlvSwitch.v -./generated/shin/QSpiInterface.v -./generated/shin/Queue_4.v -./generated/shin/Queue.v -./generated/shin/ShareSRAM2k.v -./generated/shin/ShinTop.v -./generated/shin/SlaveParser.v -./generated/shin/SlaveRecParser.v -./generated/shin/SlaveSendGen.v -./generated/shin/SMUnit_4.v -./generated/shin/SMUnit.v -./generated/shin/SSpiInterface.v \ No newline at end of file +./shinTest/ShinTopSpiTb.v diff --git a/tb/shinTest/testcase/base.py b/tb/shinTest/testcase/base.py index 3a2f7f7..a09d142 100644 --- a/tb/shinTest/testcase/base.py +++ b/tb/shinTest/testcase/base.py @@ -2484,6 +2484,11 @@ def tc29(): genPkt.addBeforeExc(genTcStartFrameCode(gen_file_def, tc_des) +genMessageCode("--清除中断") +genIFRwDataCode(0, 0x78, True, 4, [0xff, 0xff, 0xff, 0xff]) + + +genIFRwDataCode(1, 0x180, True, 128, list(range(128))) + +genIFRwDataCode(2, 0x180, True, 128, list(range(4, 128 + 4))) + +genIFRwDataCode(3, 0x180, True, 128, list(range(8, 128 + 8))) + +genIFRwDataCode(4, 0x180, True, 128, list(range(16, 128 + 16))) ) genPkt.addAfterExc(genWriteTransLenCode(gen_file_def, sm_idx) diff --git a/tb/shinTest/testcase/environment.py b/tb/shinTest/testcase/environment.py index 769c848..037ce0d 100644 --- a/tb/shinTest/testcase/environment.py +++ b/tb/shinTest/testcase/environment.py @@ -191,7 +191,7 @@ def __GenDevice(id, TerminateNode = False, diffclk = False): multiclk = "multiCLK2" code_device = ("\tShinTop s_ShinTop_slv%d(\n"%(id, ) - +"\t.clock(clock),\n" + +"\t.clock(%s),\n"%(clk, ) +"\t.reset(reset | isSoftReset_reg[%d]),\n\n"%(id + 1,) +"\t.io_multiCLK_0(%s[0]),\n"%(multiclk, ) @@ -238,7 +238,7 @@ def __GenDevice(id, TerminateNode = False, diffclk = False): +"\t.io_latchPin_0(latch0),\n" +"\t.io_latchPin_1(latch1),\n" +"\t.io_hwSerial(`HW_SERIAL),\n" - +"\t.io_uniCode(0)\n" + +"\t.io_uniCode(64'h0)\n" +"\t);\n\n\n" ) return code_device diff --git a/tb/shinTest/testcase_result/base_tc29_result.log b/tb/shinTest/testcase_result/base_tc29_result.log new file mode 100644 index 0000000..b940f5c --- /dev/null +++ b/tb/shinTest/testcase_result/base_tc29_result.log @@ -0,0 +1,25 @@ +16'h0078 8'h00 16'h0004 8'hff 8'hff 8'hff 8'hff +16'h0180 8'h00 16'h0080 8'h00 8'h01 8'h02 8'h03 8'h04 8'h05 8'h06 8'h07 8'h08 8'h09 8'h0a 8'h0b 8'h0c 8'h0d 8'h0e 8'h0f 8'h10 8'h11 8'h12 8'h13 8'h14 8'h15 8'h16 8'h17 8'h18 8'h19 8'h1a 8'h1b 8'h1c 8'h1d 8'h1e 8'h1f 8'h20 8'h21 8'h22 8'h23 8'h24 8'h25 8'h26 8'h27 8'h28 8'h29 8'h2a 8'h2b 8'h2c 8'h2d 8'h2e 8'h2f 8'h30 8'h31 8'h32 8'h33 8'h34 8'h35 8'h36 8'h37 8'h38 8'h39 8'h3a 8'h3b 8'h3c 8'h3d 8'h3e 8'h3f 8'h40 8'h41 8'h42 8'h43 8'h44 8'h45 8'h46 8'h47 8'h48 8'h49 8'h4a 8'h4b 8'h4c 8'h4d 8'h4e 8'h4f 8'h50 8'h51 8'h52 8'h53 8'h54 8'h55 8'h56 8'h57 8'h58 8'h59 8'h5a 8'h5b 8'h5c 8'h5d 8'h5e 8'h5f 8'h60 8'h61 8'h62 8'h63 8'h64 8'h65 8'h66 8'h67 8'h68 8'h69 8'h6a 8'h6b 8'h6c 8'h6d 8'h6e 8'h6f 8'h70 8'h71 8'h72 8'h73 8'h74 8'h75 8'h76 8'h77 8'h78 8'h79 8'h7a 8'h7b 8'h7c 8'h7d 8'h7e 8'h7f +16'h0180 8'h00 16'h0080 8'h04 8'h05 8'h06 8'h07 8'h08 8'h09 8'h0a 8'h0b 8'h0c 8'h0d 8'h0e 8'h0f 8'h10 8'h11 8'h12 8'h13 8'h14 8'h15 8'h16 8'h17 8'h18 8'h19 8'h1a 8'h1b 8'h1c 8'h1d 8'h1e 8'h1f 8'h20 8'h21 8'h22 8'h23 8'h24 8'h25 8'h26 8'h27 8'h28 8'h29 8'h2a 8'h2b 8'h2c 8'h2d 8'h2e 8'h2f 8'h30 8'h31 8'h32 8'h33 8'h34 8'h35 8'h36 8'h37 8'h38 8'h39 8'h3a 8'h3b 8'h3c 8'h3d 8'h3e 8'h3f 8'h40 8'h41 8'h42 8'h43 8'h44 8'h45 8'h46 8'h47 8'h48 8'h49 8'h4a 8'h4b 8'h4c 8'h4d 8'h4e 8'h4f 8'h50 8'h51 8'h52 8'h53 8'h54 8'h55 8'h56 8'h57 8'h58 8'h59 8'h5a 8'h5b 8'h5c 8'h5d 8'h5e 8'h5f 8'h60 8'h61 8'h62 8'h63 8'h64 8'h65 8'h66 8'h67 8'h68 8'h69 8'h6a 8'h6b 8'h6c 8'h6d 8'h6e 8'h6f 8'h70 8'h71 8'h72 8'h73 8'h74 8'h75 8'h76 8'h77 8'h78 8'h79 8'h7a 8'h7b 8'h7c 8'h7d 8'h7e 8'h7f 8'h80 8'h81 8'h82 8'h83 +16'h0180 8'h00 16'h0080 8'h08 8'h09 8'h0a 8'h0b 8'h0c 8'h0d 8'h0e 8'h0f 8'h10 8'h11 8'h12 8'h13 8'h14 8'h15 8'h16 8'h17 8'h18 8'h19 8'h1a 8'h1b 8'h1c 8'h1d 8'h1e 8'h1f 8'h20 8'h21 8'h22 8'h23 8'h24 8'h25 8'h26 8'h27 8'h28 8'h29 8'h2a 8'h2b 8'h2c 8'h2d 8'h2e 8'h2f 8'h30 8'h31 8'h32 8'h33 8'h34 8'h35 8'h36 8'h37 8'h38 8'h39 8'h3a 8'h3b 8'h3c 8'h3d 8'h3e 8'h3f 8'h40 8'h41 8'h42 8'h43 8'h44 8'h45 8'h46 8'h47 8'h48 8'h49 8'h4a 8'h4b 8'h4c 8'h4d 8'h4e 8'h4f 8'h50 8'h51 8'h52 8'h53 8'h54 8'h55 8'h56 8'h57 8'h58 8'h59 8'h5a 8'h5b 8'h5c 8'h5d 8'h5e 8'h5f 8'h60 8'h61 8'h62 8'h63 8'h64 8'h65 8'h66 8'h67 8'h68 8'h69 8'h6a 8'h6b 8'h6c 8'h6d 8'h6e 8'h6f 8'h70 8'h71 8'h72 8'h73 8'h74 8'h75 8'h76 8'h77 8'h78 8'h79 8'h7a 8'h7b 8'h7c 8'h7d 8'h7e 8'h7f 8'h80 8'h81 8'h82 8'h83 8'h84 8'h85 8'h86 8'h87 +16'h0180 8'h00 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